【正文】 51 結(jié)論本文是基于DDS的數(shù)字移相信號發(fā)生。圖413 示波器顯示的測試結(jié)果千萬不要刪除行尾的分節(jié)符，此行不會被打印。最后使用了FPGA芯片的一些測試方法，將設(shè)計(jì)好的數(shù)字移相信號發(fā)生器進(jìn)行了測試。輸出的波形沒有明顯的失真，其頻率控制字為1，相位控制字為8，基本滿足了信號發(fā)生器的輸出要求。硬件測試時(shí)，使用的是示波器，其圖形如圖 413 所示。實(shí)現(xiàn)了信號移相的功能?？梢钥闯霾ㄐ螡M足了正弦波的波形要求，沒有產(chǎn)生失真。測試得到的波形如圖 412 所示。嵌入式邏輯分析儀SignalTapⅡ允許對設(shè)計(jì)中的所有層次的模塊的信號節(jié)點(diǎn)進(jìn)行測試，可以使用多時(shí)鐘驅(qū)動，而且還能通過設(shè)置以確定前后觸發(fā)撲捉信號信息的比例 [20]。這就是QuartusⅡ中SignalTapⅡ的目的。這就是嵌入式邏輯分析儀的使用。 嵌入式邏輯分析儀的使用隨著邏輯設(shè)計(jì)復(fù)雜性的不斷增加，僅依賴于軟件方式的仿真測試來了解設(shè)計(jì)系統(tǒng)的硬件功能已遠(yuǎn)遠(yuǎn)不夠了，而需要重復(fù)進(jìn)行的硬件系統(tǒng)的測試也變的更為困難。圖411 時(shí)序仿真的波形圖由圖411所示，在控制時(shí)鐘CLK、頻率控制字FWORD和相位控制字PWORD的共同作用下，F(xiàn)OUT和POUT輸出波形。將程序編譯好后，進(jìn)入仿真功能模式下，將時(shí)鐘信號和輸入信號設(shè)置好，然后觀察輸出的波形，輸出的波形為數(shù)字量的形式的輸出。系統(tǒng)的測試可分為時(shí)序仿真，嵌入式邏輯分析儀的使用和硬件的測試。當(dāng)Progress顯示出100％，以及在底部的處理欄中出現(xiàn)“Configuration Succeeded”時(shí)，表示編程成功[19]。單擊Hardware Setup按鈕，在彈出的對話框中選擇Hardware Settings頁，再雙此頁中的選項(xiàng)，之后單擊Close即可。在編程模式Mode中選JTAG,并選中打勾下載文件右側(cè)的第一小方框。1)打開編成窗和配置文件。3)雙擊“TO”欄的《new》，在出現(xiàn)的下拉欄中分別選擇本工程要鎖定的端口信號名；然后雙擊對應(yīng)的Location欄的《new》，在出現(xiàn)的下拉欄中選擇對應(yīng)端口信號名的器件引腳。1)通過查閱附錄有關(guān)芯片引腳對照表，確定引腳。單擊NEXT按鈕，在Family欄選芯片系列，在此選擇Cyclone系列，具體芯片選擇EP2C20Q240C8,在Pin count欄選擇240。單擊下方的NEXT按鈕，在彈出的對話框中單擊File欄的按鈕，單擊“Add…”按鈕，從工程目錄中選擇相關(guān)的VHDL文件。選擇File→New Preject Wizard命令，即彈出工程對話框，單擊此對話框最上一欄右側(cè)的“…”找到文件夾，,再單擊“開始”按鈕。圖 410 正弦信號數(shù)據(jù)ROM查詢表的模塊 FPGA的編輯及下載利用硬件描述語言完成電路設(shè)計(jì)后，必須借助于EDA工具中的綜合器、適配器、時(shí)序仿真器和編程器等工具進(jìn)行相應(yīng)的處理，才能使此項(xiàng)設(shè)計(jì)在FPGA上完成硬件實(shí)現(xiàn)并得到硬件測試。這樣本系統(tǒng)所需要的正弦信號數(shù)據(jù)ROM查詢表就制作完成了。然后將出現(xiàn)空的mif數(shù)據(jù)表格，將(1)中MATLAB生成的1024個(gè)整數(shù)值粘貼到表格中即可。產(chǎn)生ROM數(shù)據(jù)文件大小選擇窗口。，用MATLAB將這1024個(gè)點(diǎn)的取值乘以500，加500，取整，算出每個(gè)點(diǎn)對應(yīng)的取值。只需在第一種的基礎(chǔ)上乘以2(左移1位)，第1種波形的第N個(gè)相位為：2N，第二種波形的第N個(gè)相位地址表示為：2N+1。第二種方法采用間隔式存儲，不能連續(xù)讀取某種波形的相位。第一種設(shè)計(jì)采用連續(xù)方式：在波形ROM表中先連續(xù)存放第一種波形對應(yīng)相位的所有幅值數(shù)據(jù)，然后接下來是第二種波形的所有幅值數(shù)據(jù)，依此類推。表 41 采用連續(xù)式的設(shè)計(jì)W11W12W13……W21W22W23……表 42 采用間隔式的設(shè)計(jì)W11W21W12W22W13W23……其中W11表示第一種波形的第一個(gè)相位幅值地址，W12表示第一種波形的第二個(gè)相位幅值地址。不同的ROM表結(jié)構(gòu)需要采用不同的查表方式，所以ROM表的設(shè)計(jì)方式?jīng)Q定了相位累加器的構(gòu)成。ROM表的設(shè)計(jì)方式有2種。如圖 47和圖49所示，REG10B與REG32B能夠?qū)崿F(xiàn)鎖存功能。典型的邏輯電路是D觸發(fā)器。鎖存器是一種對脈沖電平敏感的存儲單元電路，它們可以在特定輸入脈沖電平作用下改變狀態(tài)，輸出端的狀態(tài)不會隨輸入端的狀態(tài)變化而變化，只有在有鎖存信號時(shí)輸入的狀態(tài)被保存到輸出，直到下一個(gè)鎖存信號。END behav。 END IF。139。ARCHITECTURE behav OF REG10B ISBEGIN PROCESS(LOAD,DIN) BEGIN IF LOAD39。 DOUT:OUT STD_LOGIC_VECTOR(9 DOWNTO 0))。ENTITY REG10B ISPORT (LOAD:IN STD_LOGIC。圖 46 32位鎖存器的模塊圖 47 32位鎖存器的時(shí)序仿真LIBRARY IEEE。 END PROCESS。 THEN DOUT=DIN。EVENT AND LOAD=39。END REG32B。 DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0)。32位鎖存器USE 。由圖 43和圖 45所示，ADDER32B與ADDER10B能夠?qū)崿F(xiàn)A+B=S，滿足設(shè)計(jì)的要求。常用作計(jì)算機(jī)算術(shù)邏輯部件，執(zhí)行邏輯操作、移位與指令調(diào)用。加數(shù)和被加數(shù)為輸入，和數(shù)與進(jìn)位為輸出的裝置為半加器。加法器是為了實(shí)現(xiàn)加法的。END behav。END ADDER10B。 B:IN STD_LOGIC_VECTOR(9 DOWNTO 0)。USE 。圖 42 32位加法器的模塊圖 43 32位加法器的時(shí)序仿真LIBRARY IEEE。ARCHITECTURE behav OF ADDER32B ISBEGINS=A+B。 S:OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。ENTITY ADDER32B IS PORT(A:IN STD_LOGIC_VECTOR(31 DOWNTO 0)。32位加法器USE 。最終下一級加法器將相加結(jié)果的10位數(shù)據(jù)LIN10B送到寄存器REG10B之中，REG10B的輸出SIN10B作為查詢ROM表取樣數(shù)據(jù)的地址值輸出。在每個(gè)系統(tǒng)時(shí)鐘CLK上升沿的控制下，32位加法器將頻率控制字FWORD[7...0]與累加寄存器輸出的相位數(shù)據(jù)相加，把相加后的結(jié)果再送至累加寄存器。CLK為系統(tǒng)時(shí)鐘信號。其中數(shù)據(jù)輸入線FWORD[7…0]和PWORD[7…0]分別用于提供波形發(fā)生器的頻率控制字和初相控制字。END。u5:REG10B PORT MAP(DOUT=SIN10B,DIN=LIN10B,LOAD=CLK)。u3:SIN_ROM PORT MAP(address=SIN10B,q=FOUT,inclock=CLK)。u1:ADDER32B PORT MAP(A=F32B,B=D32B,S=DIN32B)。P10B(9 DOWNTO 2)=PWORD。F32B(31 DOWNTO 28)=0000。SIGNAL P10B,LIN10B,SIN10B :STD_LOGIC_VECTOR(9 DOWNTO 0)。END COMPONENT。 inclock :IN STD_LOGIC。END COMPONENT。 B:IN STD_LOGIC_VECTOR(9 DOWNTO 0)。END COMPONENT。 B:IN STD_LOGIC_VECTOR(31 DOWNTO 0)。END COMPONENT。 DIN:IN STD_LOGIC_VECTOR(9 DOWNTO 0)。END COMPONENT。 DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0)。END。 FOUT:OUT STD_LOGIC_VECTOR(9 DOWNTO 0)。 FWORD:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。USE 。系統(tǒng)的頂層設(shè)計(jì)文件如下：LIBRARY IEEE。ADDER32B和ADDER10B分別為32位和10位加法器；REG32B和REG10B分別為32位和10位寄存器；加法器和寄存器共同組成累加器，是DDS數(shù)據(jù)處理模塊之中的重要組成部分。下面將對DDS數(shù)據(jù)處理模塊的工作過程進(jìn)行詳細(xì)介紹。第4章 基于FPGA的系統(tǒng)實(shí)現(xiàn)及測試 FPGA的總體設(shè)計(jì)本設(shè)計(jì)采用自上而下的設(shè)計(jì)方法，設(shè)計(jì)的第一個(gè)步驟就是確定系統(tǒng)的整體結(jié)構(gòu)，再將整體結(jié)構(gòu)劃分為若干個(gè)小模塊，然后一一實(shí)現(xiàn)這些模塊的功能，最后將這些模塊組合起來，實(shí)現(xiàn)整個(gè)FPGA預(yù)定的功能。所以，在設(shè)計(jì)電路板是要特別注意功率放大部分的負(fù)載回路、輸出補(bǔ)償回路和反饋回路的接地。Byte Blaster MV 電纜線應(yīng)使用扁平電纜，長度不超過30cm，否則會帶來干擾、反射及信號過沖問題，引起數(shù)據(jù)傳輸錯(cuò)誤，導(dǎo)致下載失敗。布線時(shí)，時(shí)鐘電路盡量靠近芯片時(shí)鐘輸入端，連線要短而粗。在電路板的邊緣，信號線或電源線上的電流會產(chǎn)生較強(qiáng)的輻射，為了避免這種情況的發(fā)生，應(yīng)將關(guān)鍵信號線遠(yuǎn)離電路板的邊緣。數(shù)據(jù)線、地址線、控制線盡量縮短，以減小對地分布電容，而且其長短和走線方式應(yīng)盡量一致，以免造成各線阻抗差異過大，使信號到達(dá)終端時(shí)波形差異很大，形成非同步干擾。除了電源入口處的去耦外。一般在電源入口處接一個(gè)100—500uF的電解電容，以濾除低頻噪聲。在數(shù)字電路中，當(dāng)電路從一個(gè)狀態(tài)轉(zhuǎn)換為另一個(gè)狀態(tài)時(shí)，就會在電源線上產(chǎn)生一個(gè)很大的尖峰電流，形成瞬變的噪聲電壓。因此應(yīng)盡量加粗接地線，使它能夠通過三倍于印制板的允許電流。對于電路板上下兩層的空余面積，采取地網(wǎng)鋪銅的形式，并在空處打幾個(gè)過孔使兩層的地網(wǎng)保持電平一致。 電路抗干擾措施電子系統(tǒng)中抗干擾設(shè)計(jì)屬于電磁兼容設(shè)計(jì)的范疇，電磁兼容涉及的范圍很廣，這里就本系統(tǒng)采用的抗干擾措施進(jìn)行討論[17]。本系統(tǒng)LED數(shù)碼管用來顯示按鍵輸入時(shí)的輸入數(shù)據(jù)，只需在外圍電路中使用譯碼器，用按鍵直接控制LED顯示數(shù)字即可，無需使用FPGA芯片輸出的信號，其中LED顯示的數(shù)字為16進(jìn)制。通常，各位數(shù)碼管的段選線相應(yīng)并聯(lián)在一起，由一個(gè)8位的I/O口控制：各位的位選線由另外的I/O口線控制。采用靜態(tài)顯示方式，較小的電流即可獲得較高的亮度，且占用CPU時(shí)間少，編程簡單，顯示便于監(jiān)測和控制，但其占用的口線多，硬件電路復(fù)雜，成本高，只適合于顯示位數(shù)較少的場合。這種顯示方式的各位數(shù)碼管相互獨(dú)立，公共端恒定接地(共陰極)或接正電源(共陽極)。圖38 LED顯示電路示意圖LED七段數(shù)碼管有靜態(tài)顯示和動態(tài)顯示兩種方式。當(dāng)某段驅(qū)動電路的輸出端為低電平時(shí)，則該端所連接的字段導(dǎo)通并點(diǎn)亮，根據(jù)發(fā)光字段的不同組合可顯示出各種數(shù)字或字符。數(shù)碼管分為共陰極和共陽極兩種結(jié)構(gòu)。Key9—Key16為控制相位的按鍵，Key8—Key16是從低位到高位的控制鍵。如圖 37 所示。圖 36 電源模塊電路連接圖 鍵盤輸入電路在本系統(tǒng)中，波形控制數(shù)據(jù)通過鍵盤輸入，實(shí)現(xiàn)對諧波信號的頻率、相位的控制。 電源電路在所設(shè)計(jì)的電路中用到了兩種電源，+5V和+。這個(gè)并聯(lián)諧振電路加到一個(gè)負(fù)反饋電路中就可以構(gòu)成正弦波振蕩電路，由于晶振等效為電感的頻率范圍很窄，所以即使其他元件的參數(shù)變化很大，這個(gè)振蕩器的頻率也不會有很大的變化。 時(shí)鐘電路晶振是晶體振蕩器的簡稱，在電氣上它可以等效成一個(gè)電容和一個(gè)電阻并聯(lián)再串聯(lián)一個(gè)電容的二端網(wǎng)絡(luò)，這個(gè)網(wǎng)絡(luò)有兩個(gè)諧振點(diǎn)，以頻率的高低分其中較低的頻率是串聯(lián)諧振，較高的頻率是并聯(lián)諧振。LM3886電路的封裝型式有絕緣型和非絕緣型。在低頻時(shí)呈低阻抗，短路電阻R54，有利于低頻諧波信號的通過。R5C11為阻抗補(bǔ)償，消除高頻自激，使輸出曲線高頻段平直穩(wěn)定。R50為靜音電阻，C9為靜音電容，設(shè)定開關(guān)靜音功能的較大的時(shí)間常數(shù)。該電容也能抑制來自熒光燈等產(chǎn)生的外部電磁開關(guān)噪聲。R48：防止在欠壓電路關(guān)閉時(shí)，由于電路的低輸入阻抗，造成電流從放大器的同相輸入端進(jìn)入并通過負(fù)載，使系統(tǒng)掉電。圖 35 功率放大電路原理圖電路的外圍元件作簡要的說明。LM3886的最大特點(diǎn)是自身保護(hù)功能齊全，無需外接各種保護(hù)電路，它內(nèi)含SPIKE(自身瞬時(shí)溫度)保護(hù)電路，對輸出級晶體管的安全工作區(qū)(SOA)進(jìn)行動態(tài)檢測和保護(hù)，從而全面實(shí)現(xiàn)過壓、欠壓、過載、輸出短路、熱失控和瞬時(shí)溫度沖擊等保護(hù)功能。，%。28V時(shí)，連續(xù)平均輸出功率30W；當(dāng)負(fù)載為8，Vcc=177。其主要性能如下：，Vcc=177。LM3886是美國國家半導(dǎo)體有限公司推出的一款中功率、高性能音頻功率放大器。因此，在幅度調(diào)節(jié)電路后面加上了功率放大電路，從而實(shí)現(xiàn)輸出信號功率的提高。圖 34 幅度調(diào)節(jié)電路原理圖 功率放大電路由于本系統(tǒng)作為一個(gè)信號源，必須有較大的輸出功率才可應(yīng)用到實(shí)際工程中。因此，采用40K歐的電位器對放大倍數(shù)進(jìn)行調(diào)節(jié)。在本系統(tǒng)中，MAX439的輸入端口(IN+)接收來自數(shù)模轉(zhuǎn)換器的輸出信號。MAX439的主要性能特點(diǎn)是高精度低噪聲，尤其是在閉環(huán)增益為5或更大時(shí)性能表現(xiàn)穩(wěn)定。表 32 THS5651A各引腳功能定義引腳I/O功能序號符號20AGNDI模擬接地端返同內(nèi)部模擬電路24AVDDI模擬電源電壓正極(—)18BIASJO全比例輸出電流偏壓28CLKI外部脈沖輸入端，脈沖上升沿輸入數(shù)據(jù)鎖存1