【正文】 acc=msbs。 end loop。select1:process(acc8),variable i:integer。begin add1:lam_add_subgeneric map(lpm_width=width, lpm_representation=signed, lpm_direction=add, lpm_pipeline=0)port map(dataa=m,datab=acc8,result=s)。architecture dds_arc of dds issignal s,acc8:std_logic_vector(width:1 downto 0)。 clk:in std_logic)。(m:in std_logic_vector(width:1 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）33downto 0)。use 。DDS功能模塊library ieee。end fenp_arc。q=d。 end if。 else c:=c1。039。139。thenc:=a1。thenif b=39。event and clk=39。variable c:integer range 0 to 1024。end fenp。 clk:in std_logic。use 。FENP模塊將 CHUZHI模塊送來的初值對時(shí)鐘進(jìn)行分頻，得到不同的工作頻率，從而調(diào)節(jié)波形頻率。end process。when others=null。when 1001=q=35。when 0111=q=45。when 0101=q=63。when 0011=q=104。architecture chu_arc of chuzhi isbegin process(a)begin case a iswhen 0001=q=313。 q:out interge range 0 to 312)。use 。湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）32附錄 3CHUZHI模塊提供初值，供下一個(gè)模塊 FENP分頻時(shí)用。datout2=latch_out2。end process。139。039。end process。 thenlatch_in1=datain1。event and latch1=39。end process。 寄存器中的數(shù)據(jù)讀入 P0口 else p0=ZZZZZZZZ。039。139。end process。thenlatch_out2=p0。event and wr_enable2=39。end process。139。process( p2,latch_addres ) WR寫信號譯碼過程 2begin if (latch_addres=11110011) and (p2=00011111) thenwr_enable2=wr。end if。139。process( wr_enable1 ) 數(shù)據(jù)寫入寄存器 1湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）31beginif wr_enable139。 寫禁止end if。 寫允許else wr_enable1=39。end process。thenlatch_addres = p0。event and ale =39。signal wr_enable2 : std_logic。signal latch_in1 : std_logic_vector(7 downto 0)。signal latch_out1 : std_logic_vector(7 downto 0)。 鎖存輸出數(shù)據(jù) 2end mcs51。 讀回鎖存信號datout1: out std_logic_vector(7 downto 0)。 A/D器件片選信號datain1: in std_logic_vector(7 downto 0)。 地址鎖存ready: in std_logic。 高 8位地址線rd,wr : in std_logic。entity mcs51 isport( 與 MCS51接口的各端口定義 p0 : inout std_logic_vector(7 downto 0)。湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）28參考文獻(xiàn)[1] 鄭鳳濤, ,2022,[2] 徐志軍,徐光輝. CPLD/FPGA 的開發(fā)與應(yīng)用. 北京：電子工業(yè)出版社，2022[3] 黃正謹(jǐn),徐堅(jiān), ：電子工業(yè)出版社，2022[4] 韓素敏, ,2022 [5] 陳新原, 芯片 AD9850的 ,2022 [6] 畢紅軍, CPLD實(shí)現(xiàn)直接數(shù)字頻率合成器(DDS).現(xiàn)代電子技術(shù),2022 [7] 姜萍,王建新, [8] 邵正途,2022[9] 譚建軍,楊慶. EWB 與電子技術(shù)基礎(chǔ)課程設(shè)計(jì). 北京：中央民族大學(xué)出版社，2022[10周正干,李和平,2022 [11]周峻峰, ,2022 [12]宋躍,周明輝, ,2022[13]陳輝, ,2022[14]AD公司．A Technical Tutorial On Digital Signal Synthesis,1999[15]IEEE Direct_Digital synthesizer with Improved spectral performance. on munication,1991[16]傅玉朋,李明浩, 技術(shù)的 , 2022 [17](2022).北京:北京理工大學(xué)出版社,2022[18],2022 [19] III analysis of the output spectrum of Direct Digital Frequency Synthesizers in the presence of phase accumulator truncation,IEEE AFCS,1999[20]:清華大學(xué)出版社,2022[21]Vankka reduction techniques in sine output direct digital synthesis,IEEE AFCS,2022[22] Altera corporation, 2022[23]鄒軼才, ,2022[24]賈方亮,趙泳,郝立果,學(xué)院學(xué)報(bào),2022 [25]王皓,劉克剛,2022湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）29附錄 1湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）30附錄 2FPGA與 MCS_51系列單片機(jī)(8051)總線方式接口的 VHDL電路設(shè)計(jì):8051與 FPGA總線方式接口邏輯外部引腳library ieee。使之更加的精美、完善，實(shí)現(xiàn)多功能的控制，合理的利用有限的資源。設(shè)計(jì)中我完成了各個(gè)模塊功能的設(shè)計(jì)。學(xué)會團(tuán)結(jié)合作，是我們每一個(gè)人的必修課。通過本次的設(shè)計(jì)，我深深的感悟到了團(tuán)隊(duì)合作的重要性。在指導(dǎo)老師的大力支持下，在同學(xué)們的熱情幫助下，通過自我的不懈努力，順利的完成了畢業(yè)論文——基于DDS的信號發(fā)生器的設(shè)計(jì)。湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）27結(jié)束語通過幾周的畢業(yè)設(shè)計(jì)，我從中認(rèn)識到了一個(gè)真正的自我。用四個(gè) LED進(jìn)行顯示，這種方案的缺點(diǎn)是不能適時(shí)顯示，但也能滿足設(shè)計(jì)要求。圖 濾波、緩沖電路湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）26 鍵盤和顯示控制電路采用通用鍵盤接口芯片 8279，通過 74LS373和 74LS377與單片機(jī)的 P0口相連,控制44陣列鍵盤和 4個(gè)數(shù)碼管顯示的鍵盤顯示模塊,用掃描方式由 8279得到鍵盤碼，由中斷服務(wù)程序把數(shù)據(jù)送給單片機(jī)，以實(shí)現(xiàn)系統(tǒng)控制和顯示功能。運(yùn)放選用寬帶運(yùn)放 LF351，電路設(shè)計(jì)如圖 。另外，巴特沃茲低通濾波器也不像其它濾波器對元件值要求那么苛刻，因?yàn)樵诮刂诡l率附近，頻率響應(yīng)鈍化可能是這些濾波器在要求銳截止的地方不合要求。濾波采用二階巴特沃茲低通濾波器，其幅度函數(shù)是單調(diào)下降的，且 n階巴特沃茲低通濾波器的前（2n1）階導(dǎo)數(shù)在 ω=0 處為零，所以它又稱為最大平坦幅度濾波器[24]。圖 幅度控制電路湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）25 單片機(jī)外擴(kuò)展存儲器電路采用外部存儲器 6264（SRAM：8KRAM）和 2817（EEPROM：2KROM），通過總線隔離的辦法實(shí)現(xiàn)，電路如圖 。圖 地址計(jì)數(shù)脈沖產(chǎn)生電路湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）24 幅度控制電路波形的幅度控制利用帶寬 1MHZ的 DAC0832控制，利用 DAC0832內(nèi)部的分壓網(wǎng)絡(luò)，將經(jīng) DDS產(chǎn)生的波形作為 DAC0832的基準(zhǔn)電壓，由單片機(jī)控制輸入的數(shù)字量，從而實(shí)現(xiàn)步進(jìn) ，幅值范圍 ～5V。例如要得到 20HZ的正弦波，計(jì)數(shù)脈沖頻率應(yīng)為 1280HZ；要得到頻率為 20KHZ的正弦波，計(jì)數(shù)頻率應(yīng)為。圖 晶體振蕩電路 地址計(jì)數(shù)脈沖產(chǎn)生電路由于一個(gè)周期我們?nèi)〉氖?64個(gè)樣點(diǎn)，最小步進(jìn) 20HZ，因此如果計(jì)數(shù)器的計(jì)數(shù)脈沖頻率為 1280HZ，D/A 轉(zhuǎn)換器就會輸出 20HZ的波形。 晶體振蕩電路 設(shè)計(jì)中取 64個(gè)點(diǎn)組成一個(gè)周期的波形，且頻率最小步進(jìn)定為 20HZ，這樣需要產(chǎn)生1280HZ的方波作為鎖相環(huán)電路的輸入。這時(shí)，DPTR 的高 8位和低 8位數(shù)據(jù)作為高、低 8位地址分別向 P2和 P0口輸出，最后由 WR的低電平結(jié)合譯碼，將累加器 A的數(shù)據(jù)寫入圖中相關(guān)的鎖存器。若需從 FPGA中讀出數(shù)據(jù)，單片機(jī)則通過指令“MOVX A，DPTR”使 RD信號為低電平,由 P0口將圖 LATCH_IN1中的數(shù)據(jù)讀入累加器 A。圖 MCS51單片機(jī)總線接口方式工作時(shí)序圖中，ALE 為地址鎖存使能信號，利用其下降沿將低 8位地址鎖存于 FPGA中的地址鎖存器（LATCH_ADDRES）中；當(dāng) ALE將低 8位地址通過 P0鎖存的同時(shí)，高 8位地址已穩(wěn)湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文）23定建立于 P2口，單片機(jī)利用讀指令允許信號 PSEN的低電平從外部 ROM中將指令從 P0口讀入，由時(shí)序圖可見，其指令讀入的時(shí)機(jī)是在 PSEN的上升沿之前。 MOVX A, DPTR根據(jù)時(shí)序圖 FPGA以總線方式通信的邏輯結(jié)構(gòu)。FPGA 與單片機(jī)的總線接口如圖 ，其外部接口和 VHDL設(shè)計(jì)見附錄 2。因?yàn)閱纹瑱C(jī)以總線方式與 FPGA進(jìn)行數(shù)據(jù)與控制信息通信有許多優(yōu)點(diǎn)，如速度快；節(jié)省 PLD芯片的 I/O口線；編程簡捷，控制可靠；另外在 FPGA中通過邏輯切換，單片機(jī)易于與 SRAM或 ROM接口。在每次加電前都要通過單片機(jī)初始化，將寫好的程序加載在信號產(chǎn)生系統(tǒng)上，然后把從鍵盤上輸入的數(shù)據(jù)送到中央處理芯片上，信號通過低通濾波器輸出的同時(shí)，LED 數(shù)碼管顯示信號的頻率和相位差。MCS51單片機(jī)(8051)系統(tǒng)是整個(gè)硬件系統(tǒng)的核心，其引腳如圖 ，它既是協(xié)調(diào)整機(jī)工作的控制器，又是數(shù)據(jù)處理器，其內(nèi)部資源分配和性能如下：8 位 CPU、尋址能力達(dá) 264K；4KB 的 ROM和 128字節(jié) RAM；4 個(gè) 8位 I/O接口電路；一個(gè)串行全雙工異步接口；5 個(gè)中斷源和兩個(gè)中斷優(yōu)先級。單片機(jī)具有性價(jià)比高、功能靈活、易于人機(jī)對話、良好的數(shù)據(jù)處理能力等特點(diǎn)；FPGA 則具有高速、高可靠性以及開發(fā)便捷、規(guī)范等優(yōu)點(diǎn)。1???REFVU 由上式可知，輸出信號的幅度受 REFV的改變而改變 系統(tǒng)控制電路設(shè)計(jì)系統(tǒng)控制電路主要是根據(jù)是否需要相位調(diào)制及頻率調(diào)制，系統(tǒng)時(shí)鐘是否需要分頻得到所需的基準(zhǔn)時(shí)鐘，頻率碼的輸入方式是串行、并行還是微機(jī)接口方式，如何控制輸出等具體要求而設(shè)計(jì)的,其功能實(shí)現(xiàn)見圖 。nD取不同數(shù)據(jù)時(shí)（0～255） ，可得對稱的雙極性波形輸出。n時(shí)，WREF??。?n時(shí)， 21U?； 839。39。nD輸入的波形數(shù)據(jù)。則 D/A轉(zhuǎn)換器的總輸出電壓為： URWVUREF???211 （11）5639。三、雙極性輸出實(shí)現(xiàn)Iout1Iout2VfbDAC0832U1567B1098CR2=RR1=2RR3=2RRVout2Vref=(字字 字128)/128+5VVout1I1I2圖 313 D/A轉(zhuǎn)換器雙極性輸出電路圖 313中，運(yùn)算放大器 A2的作用是把運(yùn)算放大器 A1的單向輸出電壓轉(zhuǎn)換成雙向輸出電壓。二、D/A 轉(zhuǎn)換器的分類D/A轉(zhuǎn)換器的品種繁多、性能各異。當(dāng)外接運(yùn)放時(shí)，轉(zhuǎn)換時(shí)間還應(yīng)加上運(yùn)放的上升（下降）時(shí)間。建立時(shí)間：輸入信號從開始變化到輸出電壓進(jìn)入與穩(wěn)態(tài)值相差 1/2LSB范圍以內(nèi)的時(shí)間。一般用滿刻度輸