【正文】 所有這些都讓我受益匪淺，這將成為我人生的一筆不小的財(cái)富。 老師 兢兢業(yè)業(yè)的工作精神、踏實(shí)真誠(chéng)的處事態(tài)度也讓我學(xué)到了很多做人的道理，值此，我向蔡老師表示衷心的感謝。 福建農(nóng)林大學(xué)本科畢業(yè)論文 28 參考文獻(xiàn) [1]陳耀和 .VHDL語(yǔ)言設(shè)計(jì)技術(shù) .北京 :電子工業(yè)出版社 ,2021. [2]凌純清等 .VHDL數(shù)字系統(tǒng)設(shè)計(jì)（第二版） .北京 :電子工業(yè)出版社 ,2021. [3]潘松 ,黃繼業(yè) .EDA技術(shù)與 VHDL(第 2版 ) .北京 :清華大學(xué)出版社 ,2021. [4]王金明 .數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL (第 3版 ) .北京 :電子工業(yè)出版社 ,2021. [5]EDA 先鋒工作室 .FPGA/CPLD 設(shè)計(jì)工具 ──Xilinx ISE 使用詳解 .北京 :人民郵電出版社 ,2021. [6]王誠(chéng) ,吳繼華 .Altera FPGA\CPLD 設(shè)計(jì) (基礎(chǔ)篇 ).北京 :人民郵電出版社 ,2021. [7]劉福奇 .FPGA 嵌入式項(xiàng)目開(kāi)發(fā)實(shí)戰(zhàn) . 北京 :電子工業(yè)出版社 ,2021. [8]趙艷華 ,曹丙霞，張睿 .基于 Quartus II 的 FPGA/CPLD 設(shè)計(jì) . 北京 :電子工業(yè)出版社 ,2021. [9]劉皖， 何道君，譚明 .FPGA設(shè)計(jì)與應(yīng)用 .北京 :清華大學(xué) 出版社 ,2021. [10]鄭亞民，董曉舟 .可編程邏輯器件開(kāi)發(fā)軟件 :國(guó)防 工業(yè)出版社 ,2021. 福建農(nóng)林大學(xué)本科畢業(yè)論文 29 致 謝 首先要 衷心感謝 指導(dǎo)老師的嚴(yán)格鍛煉和指導(dǎo)，并且給了我很大的創(chuàng)造空間。結(jié)果表明該函數(shù)信號(hào)發(fā)生器可靈活調(diào)整，能夠?qū)崿F(xiàn)頻率及相位的快遞切換。 下一步展望 基于 Quartus II 的 FPGA 開(kāi)發(fā)工具對(duì)函數(shù)信號(hào)發(fā)生器進(jìn)行建模設(shè)計(jì)，設(shè)計(jì)時(shí)，首先通過(guò)編寫基于 VHDL 硬件描述語(yǔ)言的代碼，然后進(jìn)行編譯、調(diào)試與仿真。再后來(lái)的在軟件上仿真， 仿真結(jié)果一直沒(méi)有出來(lái)。 在本設(shè)計(jì)的過(guò)程中遇到了 很 多的困難 。 目前 FPGA 在數(shù)字系統(tǒng)、通信系統(tǒng)、網(wǎng)絡(luò)開(kāi)發(fā)及汽車電子方面得到了深入應(yīng)用。 圖 45 方波仿真圖二 福建農(nóng)林大學(xué)本科畢業(yè)論文 27 5 結(jié)束語(yǔ) 總結(jié) 本設(shè)計(jì)利用了具有強(qiáng)大仿真功能和設(shè)計(jì)功能的 QuartusII 軟件進(jìn)行仿真， 實(shí)現(xiàn) 了 三角波、正弦波、方波等等各個(gè)波形的函數(shù)信號(hào)發(fā)生器的設(shè)計(jì) 。 （ 1）當(dāng) a 由 1 變?yōu)?0 時(shí)， q 為最小值，其仿真結(jié)果如 圖 4－ 4 所示。正弦波信號(hào)的仿真結(jié)果如 圖 4－3 所示。 當(dāng)給輸入信號(hào) clr 賦于 1 值時(shí)，檢測(cè)到時(shí)鐘 clk 的上升沿。 圖 41 三角波仿真圖一 （ 2）當(dāng)脈沖 f 從 1 變?yōu)?0 時(shí)， n 由 00000111 跳變?yōu)?00000000，并且執(zhí)行加 8 的操作，然后把改變后的 n 送到輸出 y，三角波信號(hào) 的仿真結(jié)果 如 圖 4－ 2 所示。 頂層模塊的邏輯電路圖 頂層模塊 的 RTL 圖如 圖 3－ 5 所示。 END PROCESS。 U2:square port map(clk,clr,wave3)。 BEGIN PROCESS(clk,clr,dlt,sqr,sin) BEGIN U0:delta port map(clk,clr,wave1)。 signal wave2 :std_logic_vector(7 downto 0)。 end ponent chpro31。 dlta,sqra,sina:IN std_logic_vector(7 DOWNTO 0)。 end ponent square。 ponent square is PORT(clk,clr:in std_logic。 d:OUT std_logic_vector(7 DOWNTO 0))。 end ponent delta。 ARCHITECTURE rtl OF top IS ponent delta is PORT(clk,clr:in std_logic。 三角波，方波，正弦波選擇信號(hào) q:OUT std_logic_vector(7 DOWNTO 0))。 ENTITY top IS PORT(clk,clr:in std_logic。 USE 。 波形選擇 模塊的 邏輯電路圖 將程序轉(zhuǎn)換成對(duì)應(yīng)的 RTL 圖如下圖所示。 END PROCESS。 三角波，方波，正弦波線性組合 WHEN OTHERS=NULL。 b:=a+e。b(9 DOWNTO 6)。a(9 DOWNTO 4)。b(9 DOWNTO 2)。 b:=a+sina。 方波與正弦波的線性組合 WHEN111=a:=00amp。sqra+sina。 q=a(8 DOWNTO 1)。 三角波與方波的線性組合 WHEN101=a:=00amp。dlta+sqra。 選擇方波輸出 WHEN001=q=sina。 將 dlt,sqr,sin 并置 CASE tmp IS WHEN100=q=dlta。sqramp。 VARIABLE c,d,e:std_logic_vector(9 DOWNTO 0)。 ARCHITECTURE ch_arc OF chpro31 IS BEGIN PROCESS(dlt,dlta,sqr,sqra,sin,sina) 福建農(nóng)林大學(xué)本科畢業(yè)論文 21 VARIABLE tmp:std_logic_vector(2 DOWNTO 0)。 q:OUT std_logic_vector(7 DOWNTO 0))。 ENTITY chpro31 IS PORT(dlt,sqr,sin:IN std_logic。 USE 。 方波信號(hào)發(fā)生器的邏輯電路圖 方波信號(hào)發(fā)生器 的 RTL 圖如 圖 3－ 3 所示。 END PROCESS。 END IF。 THEN q=11111111。 THEN IF a=39。event AND clk=39。 END PROCESS。 END IF。 ELSE t:=0。139。 ELSIF clk39。 THEN a=39。 BEGIN IF clr=39。 ARCHITECTURE rtl OF square IS SIGNAL a:std_logic。 q:OUT std_logic_vector(7 DOWNTO 0))。 USE 。方波產(chǎn)生電路的 VHDL 描述如下。 正弦波信號(hào)發(fā)生器的邏輯電路圖 正 弦波信號(hào)發(fā)生器 的 RTL 圖如 圖 3－ 2 所示。 END PROCESS。 END CASE。 WHEN 63=d=conv_std_logic_vector(255,8)。 WHEN 61=d=conv_std_logic_vector(252,8)。 WHEN 59=d=conv_std_logic_vector(245,8)。 WHEN 57=d=conv_std_logic_vector(233,8)。 WHEN 55=d=conv_std_logic_vector(217,8)。 WHEN 53=d=conv_std_logic_vector(197,8)。 福建農(nóng)林大學(xué)本科畢業(yè)論文 17 WHEN 51=d=conv_std_logic_vector(174,8)。 WHEN 49=d=conv_std_logic_vector(150,8)。 WHEN 47=d=conv_std_logic_vector(124,8)。 WHEN 45=d=conv_std_logic_vector(99,8)。 WHEN 43=d=conv_std_logic_vector(75,8)。 WHEN 41=d=conv_std_logic_vector(53,8)。 WHEN 39=d=conv_std_logic_vector(34,8)。 WHEN 37=d=conv_std_logic_vector(19,8)。 WHEN 35=d=conv_std_logic_vector(8,8)。 WHEN 33=d=conv_std_logic_vector(1,8)。 WHEN 31=d=conv_std_logic_vector(0,8)。 WHEN 29=d=conv_std_logic_vector(4,8)。 WHEN 27=d=conv_std_logic_vector(13,8)。 福建農(nóng)林大學(xué)本科畢業(yè)論文 16 WHEN 25=d=conv_std_logic_vector(26,8)。 WHEN 23=d=conv_std_logic_vector(43,8)。 WHEN 21=d=conv_std_logic_vector(64,8)。 WHEN 19=d=conv_std_logic_vector(87,8)。 WHEN 17=d=conv_std_logic_vector(112,8)。 WHEN 15=d=conv_std_logic_vector(137,8)。 WHEN 13=d=conv_std_logic_vector(162,8)。 WHEN 11=d=conv_std_logic_vector(186,8)。 WHEN 09=d=conv_std_logic_vector(207,8)。 WHEN 07=d=conv_std_logic_vector(225,8)。 WHEN 05=d=conv_std_logic_vector(239,8)。 WHEN 03=d=conv_std_logic_vector(249,8)。 WHEN 01=d=conv_std_logic_vector(254,8)。 END IF。THEN IF tmp=63 THEN tmp:=0。event AND clk=39。THEN d=00000000。 BEGIN IF clr=39。 EN