【正文】 ..................................... 3 FPGA 的設(shè)計(jì)方法 ................................................. 3 FPGA 的設(shè)計(jì)流程 ................................................. 4 基于“自頂向下”設(shè)計(jì)方法的 FPGA 設(shè)計(jì)流程 ................... 4 基于“自頂向下”設(shè)計(jì)流程的優(yōu)點(diǎn) ............................ 5 VHDL 硬件描述語(yǔ)言介紹 ........................................... 5 VHDL 語(yǔ)言的發(fā)展歷史 ....................................... 5 VHDL 語(yǔ)言的特點(diǎn) ........................................... 6 VHDL 語(yǔ)言的開(kāi)發(fā)流程 ....................................... 7 VHDL 語(yǔ)言設(shè)計(jì)總結(jié) ......................................... 7 Quartus II 軟件介紹 ............................................. 9 Quartus II 概述 ........................................... 9 Quartus II 的設(shè)計(jì)流程 .................................... 10 Quartus II 設(shè)計(jì)方法 ...................................... 10 3 函數(shù)信號(hào)發(fā)生器的 FPGA 設(shè)計(jì) ............................................ 12 三角波信號(hào)發(fā)生器的設(shè)計(jì) ......................................... 12 三角波的 VHDL 描述 ........................................ 12 三角波信號(hào)發(fā)生器的邏輯電路圖 ............................. 13 正弦波信號(hào)發(fā)生器的設(shè)計(jì) ......................................... 14 正弦波的 VHDL 描述 ........................................ 14 正弦波信號(hào)發(fā)生器的邏輯電路圖 ............................. 17 方波信 號(hào)發(fā)生器的設(shè)計(jì) ........................................... 18 方波的 VHDL 描述 .......................................... 18 方波信號(hào)發(fā)生器的邏輯電路圖 ............................... 20 波形選擇模塊的設(shè)計(jì) ............................................. 20 波形選擇模塊的 VHDL 描述 .................................. 20 波形選擇模塊的邏輯電路圖 ................................. 22 頂層模塊的設(shè)計(jì) ................................................. 22 頂層模塊的 VHDL 描述 ...................................... 22 福建農(nóng)林大學(xué)本科畢業(yè)論文 頂層模塊的邏輯電路圖 ..................................... 24 4 函數(shù)信號(hào)發(fā)生器的仿真結(jié)果及分析 ....................................... 25 三角波信號(hào)發(fā)生器的仿真結(jié)果及分析 ............................... 25 正弦波信號(hào)發(fā)生器的仿真結(jié)果及分析 ............................... 26 方波信號(hào)發(fā)生器的仿真結(jié)果及分析 ................................. 26 5 結(jié)束語(yǔ) ............................................................... 27 總結(jié) ........................................................... 27 下一步展望 ..................................................... 27 參考文獻(xiàn) ............................................................... 28 致 謝 .................................................................. 29 福建農(nóng)林大學(xué)本科畢業(yè)論文 I 摘要 函數(shù)信號(hào)發(fā)生器是各種測(cè)試和實(shí)驗(yàn)過(guò)程中不可缺少的工具，在通信、 測(cè)量、雷達(dá)、控制、教學(xué)等領(lǐng)域應(yīng)用十分廣泛。 FPGA。 函數(shù)信號(hào)發(fā)生器能夠產(chǎn)生 正弦波、方波、三角波等等各波形信號(hào)，還能夠?qū)⑵渲腥我鈨煞N信號(hào)或三種信號(hào)疊加產(chǎn)生疊加波形 。因此，開(kāi)發(fā)出高性?xún)r(jià)比的函數(shù)信號(hào)發(fā)生器，保持與國(guó)外同類(lèi)產(chǎn)品在性?xún)r(jià)比上的優(yōu)勢(shì)，打破國(guó)外技術(shù)壟斷和封鎖，對(duì)發(fā)展我國(guó)電子產(chǎn)業(yè)有非常重大的意義 ，具有廣泛的應(yīng)用前景，加緊對(duì)這類(lèi)產(chǎn)品的研制顯得非常緊迫。作為一種可編程邏輯器件， FPGA 的出現(xiàn)是可編程邏輯器件發(fā)展變化的必然，它的出現(xiàn)推動(dòng)著可編程邏輯器件的進(jìn)一步發(fā)展。 PLA 既有現(xiàn)場(chǎng)可編程的，也有掩膜可編程的。目前大規(guī)模 FPGA 設(shè)計(jì)福建農(nóng)林大學(xué)本科畢業(yè)論文 4 一般選擇“自頂向下”的設(shè)計(jì)方法。而“自頂向下”設(shè)計(jì)方法的功能描述可與芯片結(jié)構(gòu)無(wú)關(guān)。 這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)進(jìn)行描述，在系統(tǒng)一級(jí)（層）進(jìn)行驗(yàn)證。對(duì)于大型設(shè)計(jì)，進(jìn)行代碼級(jí)的功能仿真主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性，因?yàn)閷?duì)于大型設(shè)計(jì)，綜合、試配要花費(fèi)數(shù)小時(shí)，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。 （ 4）易于設(shè)計(jì)的更改。 VHDL 硬件描述語(yǔ)言介紹 目前，硬件描述語(yǔ)言可謂是百家爭(zhēng)鳴，有 VHDL、 Superlog、 Verilog、 SystemC、 Cynlib、C++、 C Level 等。 （ 2） 1981 年，美國(guó)國(guó)防部提出了一種新的硬件描述語(yǔ)言 —— 超高速集成電路硬件描述語(yǔ)言（ VHSIC Hardware Description Language） ,簡(jiǎn)稱(chēng) VHDL 語(yǔ)言。但是它也并不是一種完全理想的硬件 描述語(yǔ)言。 養(yǎng)成良好的編程習(xí)慣是非常重要的 [2]，特別是在剛開(kāi) 始學(xué)習(xí) VHDL 設(shè)計(jì)時(shí)，一定要注意編寫(xiě)代碼的格式和風(fēng)格，這對(duì)以后的學(xué)習(xí)和工作都有重大的促進(jìn)意義。 （ 5）對(duì)來(lái)自同一驅(qū)動(dòng)源的信號(hào)，在不同的子模塊中采用相同的名字，這要求在芯片總體設(shè)計(jì)時(shí)就定義好頂層子模塊間連線(xiàn)的名字，端口和連接端口的信號(hào)盡可能采用相同的名字。 （ 10）使用適當(dāng)簡(jiǎn)短的語(yǔ)句注釋所有的進(jìn)程、函數(shù)、端口含義、信號(hào)含義、變量含義及信號(hào)組、變量組的意義等。 （ 16）如果同一段代碼要重復(fù)多次，盡可能使用函數(shù)，如果有可能，可以將函數(shù)通用 化，以使得它可以復(fù)用。設(shè)計(jì)軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，能夠直接滿(mǎn)足特定設(shè)計(jì)需要，為可編程芯片系統(tǒng)（ SOPC）提供全面的設(shè)計(jì)環(huán)境。 ⑸ HardCopy II 結(jié)構(gòu)化 ASIC HardCopy II 移植支持。 Quartus II 的設(shè)計(jì)流程圖如圖 2－ 3 所示。 在自下而上的設(shè)計(jì)過(guò)程中，每個(gè)設(shè)計(jì)人員在各自的工程中對(duì)其設(shè)計(jì)進(jìn)行優(yōu)化后，將每一個(gè)底層工程集成到一個(gè)頂層工程中。第二，自上而下的方法為設(shè)計(jì)軟件提供整個(gè)設(shè)計(jì)的信息，因此，可以進(jìn)行全局優(yōu)化，而在自下而上的設(shè)計(jì)方法中，軟件在編譯每一個(gè)底層分區(qū)時(shí)，并不知道頂層設(shè)計(jì)其他分區(qū)的情況，因此，必須進(jìn)行資源均衡和時(shí)序預(yù)算。 END delta。139。 ELSE IF n=00000111THEN n:=00000000。 END PROCESS。 (正弦波 ) LIBRARY IEEE。 BEGIN IF clr=39。 END IF。 WHEN 07=d=conv_std_logic_vector(225,8)。 WHEN 15=d=conv_std_logic_vector(137,8)。 WHEN 23=d=conv_std_logic_vector(43,8)。 WHEN 31=d=conv_std_logic_vector(0,8)。 WHEN 39=d=conv_std_logic_vector(34,8)。 WHEN 47=d=conv_std_logic_vector(124,8)。 WHEN 55=d=conv_std_logic_vector(217,8)。 WHEN 63=d=conv_std_logic_vector(255,8)。方波產(chǎn)生電路的 VHDL 描述如下。 BEGIN IF clr=39。 ELSE t:=0。 THEN IF a=39。 方波信號(hào)發(fā)生器的邏輯電路圖 方波信號(hào)發(fā)生器 的 RTL 圖如 圖 3－ 3 所示。 ARCHITECTURE ch_arc OF chpro31 IS BEGIN PROCESS(dlt,dlta,sqr,sqra,sin,sina) 福建農(nóng)林大學(xué)本科畢業(yè)論文 21 VARIABLE tmp:std_logic_vector(2 DOWNTO 0)。 選擇方波輸出 WHEN001=q=sina。sqra+sina。a(9 DOWNTO 4)。 END PROCESS。 三角波，方波，正弦波選擇信號(hào) q:OUT std_logic_vector(7 DOWNTO 0))。 ponent square is PORT(clk,clr:in std_logic。 signal wave2 :std_logic_vector(7 downto 0)。 頂層模塊的邏輯電路圖 頂層模塊 的 RTL 圖如 圖 3－ 5 所示。 （ 1）當(dāng) a 由 1 變?yōu)?0 時(shí)， q 為最小值，其仿真結(jié)果如 圖 4－ 4 所示。再后來(lái)的在軟件上仿真， 仿真結(jié)果一直沒(méi)有出來(lái)。 老師 兢兢業(yè)業(yè)的工作精神、踏實(shí)真誠(chéng)的處事態(tài)度也讓我學(xué)到了很多做人的道理，值此，我向蔡老師表示衷心的感謝。 福建農(nóng)林大學(xué)本科畢業(yè)論文 28 參考文獻(xiàn) [1]陳耀和 .VHDL語(yǔ)言設(shè)計(jì)技術(shù) .北京 :電子工業(yè)出版社 ,2021. [2]凌純清等 .VHDL數(shù)字系統(tǒng)設(shè)計(jì)（第二版） .北京 :電子工業(yè)出版社 ,2021. [3]潘松 ,黃繼業(yè) .EDA技術(shù)與 VHDL(第 2版 ) .北京 :清華大學(xué)出版社 ,2021. [4]王金明 .數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL (第 3版 ) .北京 :電子工業(yè)出版社 ,2021. [5]EDA 先鋒工作室 .FPGA/CPLD 設(shè)計(jì)