【正文】 5 信號發(fā)生器的簡單設(shè)計 過程 15 WHEN 31=Q=conv_std_logic_vector(0,8)。 WHEN 39=Q=conv_std_logic_vector(34,8)。 WHEN 47=Q=conv_std_logic_vector(124,8)。 WHEN 55=Q=conv_std_logic_vector(217,8)。 WHEN 63=Q=conv_std_logic_vector(255,8)。 USE 。THEN TAG=39。 END IF。THEN Q=11111111。其中 SEL[2… 0]為輸出函數(shù)選擇信號，根據(jù)該信號的取值，電路將選擇輸入信號 D0[7… 0]~D5[7… 0]中的某一組數(shù)據(jù)，作為輸出信號在輸出端 Q[7… 0]輸出。 WHEN 001=Q=D1。 END rtl。 END top。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 COMPONENT square IS PORT( CLK,CLR:IN STD_LOGIC。 SIGNAL D1: STD_LOGIC_VECTOR(7 DOWNTO 0)。 U4: ladder PORT MAP(CLK,CLR,D3)。 DDS 的工作原理是以數(shù)控振蕩器的方式產(chǎn)生頻率、相位可控制的正弦波。 系統(tǒng)設(shè)計方案 DDS 是數(shù)字式的頻率合成器，數(shù)字式頻率合成器要產(chǎn)生一個 sinwt 的正 弦信號的方法是：在每次系統(tǒng)時鐘的觸發(fā)沿到來時，輸出 相應(yīng)相位的幅度值，每次相位的增值為 WT(T金陵科技學(xué)院學(xué)士學(xué)位論文 6 直接數(shù)字頻率合成器 21 為系統(tǒng)時鐘周期 )。 USE 。 END ENTITY controlword。 Control_word = Control_word_s + Phase_word。 END IF。 USE 。139。 if(count=pulse_rfp) then count = conv_std_logic_vector(1,32)。 when st1 = pulse_c=39。039。
。 end if。pulse_c=39。 SIGNAL count : STD_LOGIC_VECTOR (31 DOWNTO 0)。 END ENTITY Pulse_Generater。 USE 。)。139。 Phase_word : IN STD_LOGIC_VECTOR (11 DOWNTO 0)。 相位累加器的模塊框圖如右圖所示，當(dāng)時鐘上升沿到來時，執(zhí)行相位累加運(yùn)算，并輸出控制字。 系統(tǒng)設(shè)計需求 設(shè)計一個正弦信號波形發(fā)生器。然而在某些場合，專用的數(shù)字頻率合成芯片在控制方式、置頻速率 等方面與系統(tǒng)的要求差距很大，這時如果用高性能的 FPGA 器件設(shè)計符合自己需要的數(shù)字頻率合成器電路就是一個很好的解決方法。 U2: decrease PORT MAP(CLK,CLR,D1)。 END COMPONENT selecter。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT decrease。 SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 END CASE 。 金陵科技學(xué)院學(xué)士學(xué)位論文 5 信號發(fā)生器的簡單設(shè)計 過程 17 END selecter。 函數(shù)選擇模塊 函數(shù)選擇電路的本質(zhì)是一個簡單的譯碼器模塊。THEN IF TAG=39。 ELSE ——時鐘計數(shù)滿，輸出翻轉(zhuǎn) CNT:=0。 BEGIN IF CLR=39。 方波函數(shù)發(fā)生模塊的 VHDL源程序如下： LIBRARY IEEE。 WHEN 61=Q=conv_std_logic_vector(252,8)。 WHEN 53=Q=conv_std_logic_vector(197,8)。 WHEN 45=Q=conv_std_logic_vector(99,8)。 WHEN 37=Q=conv_std_logic_vector(19,8)。 WHEN 29=Q=conv_std_logic_vector(4,8)。 WHEN 21=Q=conv_std_logic_vector(64,8)。 WHEN 13=Q=conv_std_logic_vector(162,8)。 WHEN 5=Q=conv_std_logic_vector(239,8)。THEN IF TMP=63 THEN TMP:=0。 END SIN。 END PROCESS。 —— 實(shí)現(xiàn)梯行波 TAG:=39。EVENT AND CLK=39。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END IF。 ——下一個時鐘周期開始減法計數(shù) ELSE TMP:=TMP+1。 ELSIF CLK39。 ENTITY DELTA IS PORT( CLK ,CLR:IN STD_LOGIC。 —— 否則減 1，實(shí)現(xiàn)遞增 END IF。 BEGIN IF CLR=39。 END rtl。EVENT AND CLK=39。 ENTITY increase IS ——定義實(shí)體 PORT( CLK,CLR:IN STD_LOGIC。系統(tǒng)具有復(fù)位功能。自頂向下設(shè)計方法的優(yōu)點(diǎn)可以歸納為以下幾點(diǎn)： （ 1） 作為一種模塊化設(shè)計方 法，自頂向下的設(shè)計方法對設(shè)計的描述從上到下、從粗略到詳細(xì)，符合常規(guī)的邏輯思維習(xí)慣。 數(shù)字系統(tǒng)的設(shè)計方法 數(shù)字系統(tǒng)設(shè)計 的方法有很多 ，如模塊設(shè)計法、自頂向下設(shè)計法和自底向上設(shè)計法等。 一般，我們以數(shù)字系統(tǒng)實(shí)現(xiàn)的功能或算法為依據(jù)來設(shè)計數(shù)據(jù)處理子系統(tǒng)?；?Quartus II 軟件工具，設(shè)計者可以方便地完成數(shù)字系統(tǒng)設(shè)計的全過程。首先根據(jù)網(wǎng)表文件內(nèi)容和器件結(jié)構(gòu)確定邏輯門的位置，然后再根據(jù)網(wǎng)表提供的門連接關(guān)系，把各個門的輸入輸出連接起來，類似于設(shè)計 PCB （印刷電路板）時的布局布線工作。在編譯前進(jìn)行邏輯功能驗(yàn)證，此時的仿真沒有延時，對于初步的功能檢測非常方便。 （ 4） VHDL 對設(shè)計的描述具有相對獨(dú)立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計。如果采用傳統(tǒng)的電路原理圖設(shè)計方法進(jìn)行系統(tǒng)設(shè)計，則必須給出完整的具體電路結(jié)構(gòu)圖，且原理圖的描述與實(shí)現(xiàn)工藝緊密相連，一旦功能發(fā)生微小的改變則可能要重新設(shè)計整個電路，造成不必要的資源浪費(fèi)，降低了工作效率。高速 DSP、嵌入式處理器軟核的成熟令 EDA 軟件功能日益強(qiáng)大。最具代表性的產(chǎn)品當(dāng)屬美國 ACCEL 公司的 Tabgo 布線軟件。 EDA 技術(shù)的基本特征 EDA 代表了當(dāng) 今電子設(shè)計技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計人員按照 “自頂向下 ”的設(shè)計方法，對整個系統(tǒng)進(jìn)行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ ASIC）實(shí)現(xiàn)，然后采用硬件描述語言（ HDL）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法。 基于 FPGA 任意信號發(fā)生器的 設(shè)計作為數(shù)字電子技術(shù)課程的重要組成部分，一方面使我進(jìn)一步理解 了 課程內(nèi)容，基本掌握 了 數(shù)字系統(tǒng)設(shè)計和調(diào)試的方法，增加 了 集成電路 的 應(yīng)用知識，培養(yǎng) 了 我 們 的實(shí)際動手能力以及分析、解決問題的能力 ； 另一方面也使我更好地鞏固和加深 了 對基礎(chǔ)知識的理解，學(xué)會 了 設(shè)計中小型數(shù)字系統(tǒng)的方法，獨(dú)立完成調(diào)試過程，增強(qiáng) 了 我 們 理論聯(lián)系實(shí)際的能力，提高 了我的 電路分析和設(shè)計能力。隨著我國經(jīng)濟(jì)和科技的發(fā)展，對相應(yīng)的測試儀器和測試手段提出了更高的要求，而波形發(fā)生器已成為測試儀器中至關(guān)重要的一類，因此開發(fā)波形發(fā)生器具有很大的意義。 此設(shè)計采用了兩種方法，一種是簡單的設(shè)計方法，任意信號發(fā)生器由兩大模塊組成，即函數(shù)發(fā)生電路和函數(shù)選擇電路。系統(tǒng)按模塊化方式進(jìn)行設(shè)計，然后進(jìn)行編譯、時序仿真和硬件測試等。不論是在生產(chǎn)、科研還是教學(xué)上，波形發(fā)生器都是電子工程師進(jìn)行信號仿真試驗(yàn)的最佳工具。通過對實(shí)用汽車尾燈控制器的設(shè)計，鞏固和綜合運(yùn)用所學(xué)知識，提高 IC 設(shè)計能力，提高分析、解決計算機(jī)技術(shù)實(shí)際問題的獨(dú)立工作能力。 利用 EDA 工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出 IC 版圖或 PCB版圖的整個過程在計算機(jī)上自動處理完成。 CAD 的概念已見雛形，人們開始利用計算機(jī)替代產(chǎn)品設(shè)計過程中的高度重復(fù)性的復(fù)雜勞動，如利用二維圖形編輯與分析工具，輔助進(jìn)行集成電路版圖編輯、 PCB 布局布線等工作。 【 3】 進(jìn)入 21 世紀(jì)以來， EDA 技術(shù)得到了更大的發(fā)展。就像我們已經(jīng)習(xí)以為常的用 C、 C++代替匯編語言一樣，在硬件描述領(lǐng)域也可以用 VHDL來取代原理圖、邏輯狀態(tài)圖等。 VHDL 的寬范圍描述能力使它成為高層次設(shè)計的核心，從而決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言，并可進(jìn)行系統(tǒng)的早期仿真以保證設(shè)計的正確性 ； （ 3） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗(yàn)設(shè)計系統(tǒng)功能的可行性，隨時可對設(shè)計進(jìn)行仿真模擬。 （ 3）功能仿真（前仿真）。用已生成的網(wǎng)表文件，再根據(jù) CPLD（或 FPGA）器件的容量和結(jié)構(gòu)，用自動布局布線工具進(jìn)行電路設(shè)計。 FPGA 的設(shè)計開發(fā)流程 （ 1） 設(shè)計輸入 （ 2） 設(shè)計綜合 （ 3） 仿真驗(yàn)證 （ 4） 設(shè)計實(shí)現(xiàn) （ 5） 時序分析 （ 6） 下載驗(yàn)證 Quartus II 基本使用方法 Quartus II 概述 ALTERA 公司的 Quartus II 開發(fā)軟件根據(jù)設(shè)計者的需求提供了一個完整的多平臺開發(fā)環(huán)境，它包含了整個可編程邏輯器件設(shè)計階段 的所有解決方案，提供了完整的圖形用戶界面，可以完成可編程片上系統(tǒng)的整個開發(fā)流程的各個階段，包括輸入、綜合、仿真等。下面介紹一種普遍采用的模型，這種模型根據(jù)數(shù)字系統(tǒng)的定義將整個系統(tǒng)劃分為兩個模塊或兩個子系統(tǒng)：數(shù)字處理子系統(tǒng)和控制子系統(tǒng)。 【 4】 因此，合理的數(shù)字系統(tǒng)模型能夠很大程度的幫助設(shè)計者有層次地理解和處理問題，進(jìn)而獲得清晰、完整、正確的電路圖。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工時的浪費(fèi)，同時也減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。設(shè)置一個波形選擇開關(guān)，通過此開關(guān)可以選擇以上各種不同種類的輸出函數(shù)波形。 USE 。 ELSIF CLK39。 END PROCESS。 ARCHITECTURE rtl OF decrease IS BEGIN PROCESS(CLK,CLR) —— 啟動進(jìn)程 VARIABLE TMP: STD_LOGIC_VECTOR(7 DOWNTO 0)。 金陵科技學(xué)院學(xué)士學(xué)位論文 5 信號發(fā)生器的簡單設(shè)計 過程 12 ELSE TMP:=TMP1。 USE 。THEN 復(fù)位清零 TMP:=00000000。139。 END IF。 ENTITY ladder IS PORT( CLK,CLR:IN STD_LOGIC。 ELSIF CLK39。 ELSE TMP:=TMP+16。 Q=TMP。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) 金陵科技學(xué)院學(xué)士學(xué)位論文 5 信號發(fā)生器的簡單設(shè)計 過程 14 )。139。 WHEN 4=Q=conv_std_logic_vector(245,8)。 WHEN 12=Q=conv_std_logic_vector(174,8)。 WHEN 20=Q=conv_std_logic_vector(75,8)。 WHEN 28=Q=conv_std_logic_vector(8,8)。 WHEN 36=Q=conv_std_logi