【正文】 的 QuartusII 軟件進(jìn)行仿真， 實(shí)現(xiàn) 了 三角波、正弦波、方波等等各個(gè)波形的函數(shù)信號發(fā)生器的設(shè)計(jì) 。 下一步展望 基于 Quartus II 的 FPGA 開發(fā)工具對函數(shù)信號發(fā)生器進(jìn)行建模設(shè)計(jì)，設(shè)計(jì)時(shí)，首先通過編寫基于 VHDL 硬件描述語言的代碼，然后進(jìn)行編譯、調(diào)試與仿真。所有這些都讓我受益匪淺，這將成為我人生的一筆不小的財(cái)富。結(jié)果表明該函數(shù)信號發(fā)生器可靈活調(diào)整，能夠?qū)崿F(xiàn)頻率及相位的快遞切換。 目前 FPGA 在數(shù)字系統(tǒng)、通信系統(tǒng)、網(wǎng)絡(luò)開發(fā)及汽車電子方面得到了深入應(yīng)用。 當(dāng)給輸入信號 clr 賦于 1 值時(shí)，檢測到時(shí)鐘 clk 的上升沿。 U2:square port map(clk,clr,wave3)。 dlta,sqra,sina:IN std_logic_vector(7 DOWNTO 0)。 end ponent delta。 USE 。 b:=a+e。 b:=a+sina。 三角波與方波的線性組合 WHEN101=a:=00amp。sqramp。 ENTITY chpro31 IS PORT(dlt,sqr,sin:IN std_logic。 END IF。 END PROCESS。 ELSIF clk39。 q:OUT std_logic_vector(7 DOWNTO 0))。 END PROCESS。 WHEN 59=d=conv_std_logic_vector(245,8)。 福建農(nóng)林大學(xué)本科畢業(yè)論文 17 WHEN 51=d=conv_std_logic_vector(174,8)。 WHEN 43=d=conv_std_logic_vector(75,8)。 WHEN 35=d=conv_std_logic_vector(8,8)。 WHEN 27=d=conv_std_logic_vector(13,8)。 WHEN 19=d=conv_std_logic_vector(87,8)。 WHEN 11=d=conv_std_logic_vector(186,8)。 WHEN 03=d=conv_std_logic_vector(249,8)。event AND clk=39。 ENTITY sin IS PORT(clk,clr:IN std_logic。 圖 31 三角波 信號發(fā)生器 的 RTL 圖 福建農(nóng)林大學(xué)本科畢業(yè)論文 14 正弦波信號發(fā)生器的設(shè)計(jì) 正弦波的 VHDL 描述 :通過定義正弦數(shù)據(jù)表 ,每到一個(gè)脈沖 ,逐次查找并輸出相應(yīng)的正弦數(shù)據(jù) ,生成了正弦波形。 END IF。 福建農(nóng)林大學(xué)本科畢業(yè)論文 13 f:=39。039。 USE 。在這種情況下，工程負(fù)責(zé)人必須指導(dǎo)底層模塊設(shè)計(jì)人員，保證每一分區(qū)使用適當(dāng)?shù)钠骷Y源。在自上而下的編譯過程福建農(nóng)林大學(xué)本科畢業(yè)論文 11 中，一個(gè)設(shè)計(jì)人員或工程負(fù)責(zé)人在軟件中對整個(gè)設(shè)計(jì)進(jìn)行編譯。然后利用原理圖輸入方式或文本輸入方式進(jìn)行設(shè)計(jì)輸入。 Quartus II 軟件的一些特性及功能如下： ⑴編譯和時(shí)序逼近的增強(qiáng)特性。 （ 20）不要在源代碼中使用嵌入式的 dc_shell 綜合命令。 （ 13）在 RTL 源碼的設(shè)計(jì)中任何元素，包括端口、信號變量函數(shù)、任務(wù)、模塊等的命名都不能取 Verilog 和 VHDL 的保留字。 （ 8）盡量遵守業(yè)界已經(jīng)習(xí)慣的一些約定。 （ 3）信號名長度不要太長，要注意簡潔明了。對于設(shè)計(jì)人員來說，掌握 VHDL 語言的開發(fā)流程圖和開發(fā)步驟是具有普遍指導(dǎo)意義的。 1988 年， Milstd454 規(guī)定所有為美國國防部設(shè)計(jì)的 ASIC 產(chǎn)品必須采用 VHDL 語言來進(jìn)行描述。 自從硬件描述語言產(chǎn)生以后，眾多 EDA 公司和科研單位紛紛研制開發(fā)了適應(yīng)自身EDA 開發(fā)工具的硬件描述語言。 （ 6）設(shè)計(jì)周期縮短，生產(chǎn)率大大提高，產(chǎn)品上市時(shí)間提前，性能明顯提高，產(chǎn)品競爭力加強(qiáng)。 基于“自頂向下”設(shè)計(jì)流程的優(yōu)點(diǎn) 基于“自頂向下”設(shè)計(jì)流程的優(yōu)點(diǎn) [7]如下： （ 1）設(shè)計(jì)流程從功能描述開始到物理實(shí)現(xiàn)的完成與設(shè)計(jì)人員的開發(fā)思路符合，方便設(shè)計(jì)人員進(jìn)行開發(fā)。 （ 2）輸入 VHDL 代碼。 第四，芯片選擇更加靈活。首先，由于功能描述可完全獨(dú)立于芯片結(jié)構(gòu)，在設(shè)計(jì)的最初階段，設(shè)計(jì)師可不受芯片結(jié)構(gòu)的約束，集中精力進(jìn)行產(chǎn)品設(shè)計(jì)，進(jìn)而避免了傳統(tǒng)設(shè)計(jì)方法所帶來的重新再設(shè)計(jì)風(fēng)險(xiǎn)，大大縮短了設(shè)計(jì)周期。 如今， FPGA 器件已成為當(dāng)前主流的可編程邏輯器件之一?？删幊踢壿嬈骷陌l(fā)展是以微電子制作技術(shù)的不斷進(jìn)步為基礎(chǔ)的，其結(jié)構(gòu)和工藝的變化經(jīng)歷了一個(gè)不斷發(fā)展變革的過程。 本設(shè)計(jì)采用自上而下的切割重組設(shè)計(jì)方法。但總的來說，我國函數(shù)信號發(fā)生器還沒有形成真正的產(chǎn)業(yè)。 隨著集成電路的迅速發(fā)展，用集成電路可很方便地構(gòu)成各種波形 的函數(shù)信號 發(fā)生器。波形頻率可以調(diào)節(jié)，通過撥碼開關(guān)可以選擇波形以不同頻率輸出。 函數(shù)信號發(fā)生器能夠產(chǎn)生 正弦波、方波、三角波等等各波形信號，還能夠?qū)⑵渲腥我鈨煞N信號或三種信號疊加產(chǎn)生疊加波形 。 不論是在生產(chǎn)、科研還是教學(xué)上，信號發(fā)生器都是電子工程師信號仿真實(shí)驗(yàn)的最佳工具，而且，信號發(fā)生器的設(shè)計(jì)方法多，設(shè)計(jì)技術(shù)也越來越先進(jìn)。 目前我國在研制函數(shù)信號發(fā)生器等方面有可喜的成果。 福建農(nóng)林大學(xué)本科畢業(yè)論文 2 在熟悉 FPGA 設(shè)計(jì)相關(guān)知識的基礎(chǔ)上，設(shè)計(jì)一種函數(shù)信號發(fā)生器，能穩(wěn)定地產(chǎn)生方波、正弦波、三角波等等各波形，并設(shè)置一個(gè)波形選擇開關(guān)，通過此開關(guān)可以選擇以上各波形之一并輸出。它的應(yīng)用不僅 簡化了電路設(shè)計(jì)，降低了成本，提高了系統(tǒng)的可靠性，而且給數(shù)字系統(tǒng)的設(shè)計(jì)方式帶來了革命性的變化。 為了彌補(bǔ)這一缺陷， 20 世紀(jì) 80 年代中期，著名的可編程邏輯器件廠商 Altera 和Xilinx 分別推出了擴(kuò)展型的復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device,CPLD）和類似于標(biāo)準(zhǔn)門陣列的現(xiàn)場可編程門陣列（ Field Programmable Gate Array， FPGA）。 “自頂 向下”設(shè)計(jì)方法的優(yōu)越性是顯而易見的。簡單的語言描述即可完成復(fù)雜的功能，而不需要手工繪圖。其設(shè)計(jì)流程步驟如下： （ 1）按照“自頂向下”的設(shè)計(jì)方法 進(jìn)行系統(tǒng)劃分。 （ 6）將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片 FPGA中。為設(shè)計(jì)系統(tǒng)的小型化、低功耗、高可靠性等提供了集成的手段。 VHDL 語言還可以由設(shè)計(jì)人員自己定義數(shù) 據(jù)類型，這一點(diǎn)也是其他高級語言做不到的。經(jīng) 過多次反復(fù)的修改與擴(kuò)充，直到 1987年 12月， VHDL語言才被接納為 IEEE 1076標(biāo)準(zhǔn)。 優(yōu)點(diǎn) 缺點(diǎn) 語言功能強(qiáng)大，設(shè)計(jì)方式多樣 1. VHDL 語言有時(shí)不能準(zhǔn)確地描述硬件電路 語言具有強(qiáng)大的硬件描述能力 福建農(nóng)林大學(xué)本科畢業(yè)論文 7 3. VHDL 語言具有強(qiáng)大的移植能力 2. VHDL 語言的系統(tǒng)級抽象描述能力較差 4. VHDL 語言的設(shè)計(jì)描述與器件無關(guān) 5. VHDL 語言程序易于共享和復(fù)用 3. VHDL 語言不能描述模擬電路 圖 21 VHDL 優(yōu)缺點(diǎn)對照 VHDL 語言的開發(fā)流程 VHDL 語言作為一種標(biāo)準(zhǔn)化的硬件描述語言 [3]，在對硬件電路進(jìn)行描述的過程中應(yīng)該遵循一定的流程。 （ 2）使用有意義的信號名、端口名、函數(shù)名和參數(shù)名。 （ 7）對于復(fù)位信號使用 rst 作為信號名，如果復(fù)位信號是低電平有效，建議使用rst_n。 （ 12）建議采用縮進(jìn)提高續(xù)行和嵌套語句的可讀性。 （ 19）在設(shè)計(jì)中不要直接使用數(shù)字，作為例外，可以使用 0 和 1。 Quartus II 的前身 —— MAX+plus II，雖然是一個(gè)非常成功的開發(fā)環(huán)境，但是隨著集成電路的發(fā)展，規(guī)模的飛速擴(kuò)大， MAX+plus II 這種基于底層的開發(fā)環(huán)境越來越不能滿足現(xiàn)在對系統(tǒng)級開發(fā)的要求，隨著用戶要求的不斷提高， Altera 公司終于發(fā)布了它的替代產(chǎn)品 —— Quartus II。 Quartus II 的設(shè)計(jì)流程 用戶首先對所做項(xiàng)目進(jìn)行設(shè)計(jì) [10]，明確設(shè)計(jì)目的、設(shè)計(jì)要求。 自上而下與自下而上的設(shè)計(jì)方法比較： Quartus II 軟件同時(shí)支持自上而下和自下而上的編譯過程。然后，工程負(fù)責(zé)人將每一個(gè)設(shè)計(jì)模塊作為設(shè)計(jì)分區(qū)導(dǎo)入到頂層工程中。 (三角波 ) LIBRARY IEEE。 BEGIN IF clr=39。THEN IF n=11111000THEN n:=11111111。 ELSE n:=n8。三角波信號發(fā)生器 的 RTL 圖如 圖 3－ 1 所示。 USE 。 ELSIF clk39。 WHEN 02=d=conv_std_logic_vector(252,8)。 WHEN 10=d=conv_std_logic_vector(197,8)。 WHEN 18=d=conv_std_logic_vector(99,8)。 WHEN 26=d=conv_std_logic_vector(19,8)。 WHEN 34=d=conv_std_logic_vector(4,8)。 WHEN 42=d=conv_std_logic_vector(64,8)。 WHEN 50=d=conv_std_logic_vector(162,8)。 WHEN 58=d=conv_std_logic_vector(239,8)。 END IF。 福建農(nóng)林大學(xué)本科畢業(yè)論文 19 ENTITY square IS PORT(clk,clr:IN std_logic。039。 END IF。 福建農(nóng)林大學(xué)本科畢業(yè)論文 20 ELSE q=00000000。 USE 。 BEGIN tmp:=dltamp。 q=a(8 DOWNTO 1)。dlta+sqra。 a:=c+d。 圖 34 波形選擇 模塊 的 RTL 圖 頂層模塊的設(shè)計(jì) 頂層模塊的 VHDL 描述 福建農(nóng)林大學(xué)本科畢業(yè)論文 23 LIBRARY IEEE。 y:OUT std_logic_vector(7 DOWNTO 0))。 ponent chpro31 is PORT(dlt,sqr,sin:IN std_logic。 U1:sin port map(clk,clr,wave2)。 圖 42 三角波仿真圖二 福建農(nóng)林大學(xué)本科畢業(yè)論文 26 正弦波 信號發(fā)生器的仿真結(jié)果及分析 正弦波信號發(fā)生器是 通過定義正弦數(shù)據(jù)表 ,每到一個(gè)脈沖 ,逐次查找并輸出相應(yīng)的正弦數(shù)據(jù) ,生成了正 弦波形。 本設(shè)計(jì)運(yùn)用 VHDL 語言提供了 每個(gè) 模塊的程序代碼 ， 從而實(shí)現(xiàn) 了函數(shù)信號發(fā)生器的 設(shè)計(jì) 及通過一個(gè)開關(guān)控制波形的輸出 。完全體現(xiàn)出了用 Quartus II 軟件設(shè)計(jì)電子器件的 快遞、方便等等優(yōu)勢。 再次感謝你們，感謝老師的悉心指導(dǎo)和同學(xué)們的熱心幫助！