【正文】 STD_LOGIC。 主要設(shè)計(jì)模塊及程序 相位累加器 相位累加器是 DDS 最基本的組成部分，用于實(shí)現(xiàn)相位的累加并存儲(chǔ)其累加結(jié)果。幅度 /相位轉(zhuǎn)換電路實(shí)質(zhì)上是一個(gè)波形寄存器，以供查表使用。 END rtl。 SIGNAL D5: STD_LOGIC_VECTOR(7 DOWNTO 0)。 D0,D1,D2,D3,D4,D5:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END COMPONENT ladder。 COMPONENT decrease IS PORT( CLK,CLR:IN STD_LOGIC。 USE 。 WHEN 101=Q=D5。——定義選擇信號(hào) 圖 4 D0,D1,D3,D4,D5:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END PROCESS。EVENT AND CLK=39。139。 ARCHITECTURE rtl OF square IS 金陵科技學(xué)院學(xué)士學(xué)位論文 5 信號(hào)發(fā)生器的簡(jiǎn)單設(shè)計(jì)過(guò)程 16 SIGNAL TAG:STD_LOGIC。 END PROCESS。 WHEN 59=Q=conv_std_logic_vector(245,8)。 WHEN 51=Q=conv_std_logic_vector(174,8)。 WHEN 43=Q=conv_std_logic_vector(75,8)。 WHEN 35=Q=conv_std_logic_vector(8,8)。 WHEN 27=Q=conv_std_logic_vector(13,8)。 WHEN 19=Q=conv_std_logic_vector(87,8)。 WHEN 11=Q=conv_std_logic_vector(186,8)。 WHEN 3=Q=conv_std_logic_vector(249,8)。EVENT AND CLK =39。 ENTITY SIN IS ——定義實(shí)體 PORT( CLK,CLR:IN STD_LOGIC。 END IF。139。 THEN —— 復(fù)位清零 TMP:= 00000000。 USE 。——減 1操作 END IF。 TAG:=39。139。 USE 。 THEN IF TMP=00000000 THEN —— 減法計(jì)數(shù)器滿時(shí)，重新計(jì)數(shù) TMP:=11111111。 END decrease。 Q=TMP。 THEN—— 信號(hào)清零 TMP:= 00000000。——加載庫(kù)文件 USE 。 金陵科技學(xué)院學(xué)士學(xué)位論文 5 信號(hào)發(fā)生器的簡(jiǎn)單設(shè)計(jì)過(guò)程 10 5 任意信號(hào)發(fā)生器的 簡(jiǎn)單 設(shè)計(jì)過(guò)程 系統(tǒng) 需求分析 設(shè)計(jì)一個(gè)函數(shù)器，能夠以穩(wěn)定的頻率產(chǎn)生遞增斜波、遞減斜波、三角波、梯形波、正弦波和方波。 這種方法 從系統(tǒng)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用 硬件描述語(yǔ)言對(duì)高層的系統(tǒng)進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，然后用綜合優(yōu)先工具生成具體的門(mén)電路網(wǎng)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐贰? 將數(shù)字系統(tǒng)劃分成數(shù)據(jù)處理子系統(tǒng)和控制子系統(tǒng)，設(shè)計(jì)者面對(duì)的電路規(guī)模減小，可以對(duì)二者進(jìn)行分別設(shè)計(jì)；數(shù)字系統(tǒng)中控制子系統(tǒng)的邏輯關(guān)系比較復(fù)雜，將其獨(dú)立劃分出來(lái)后，邏輯分工清楚，可以突出設(shè)計(jì)重點(diǎn)和分散設(shè)計(jì)難點(diǎn)。 用于描述數(shù)字系統(tǒng)的模型有多種，各種模型描述數(shù)字系統(tǒng)的側(cè)重點(diǎn)不同。 目前使用最廣泛的可編程邏輯器件有兩類 ： 現(xiàn)場(chǎng)可編程門(mén)陣列 （ Field Programmable Gate Array， FPGA） 和復(fù)雜可編程邏輯器件 （ Complex Programmable Logic Device， CPLD） 。 （ 5）布局、布線。用編譯工具將文本文件編譯成代碼文件，并檢查語(yǔ)法錯(cuò)誤。強(qiáng)大的行為描述能力避開(kāi)了具體的器件結(jié)構(gòu)，是在邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。VHDL 采用軟件的方式設(shè)計(jì)系統(tǒng)，即便工程師不懂硬件電路也可以設(shè)計(jì)出一個(gè)硬件系統(tǒng)。隨著硬件描述語(yǔ)言標(biāo)準(zhǔn)的進(jìn)一步確立，此時(shí)的 EDA 工具還具有高級(jí)抽象的設(shè)計(jì)構(gòu)思手段，各 EDA 公司也致力于推出兼容各種硬件方案和支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的 EDA 軟件的研究。隨著集成電路的出現(xiàn)和應(yīng)用，硬件設(shè)計(jì)開(kāi)始大量選用中小規(guī)模的標(biāo)準(zhǔn)集成電，這也使得傳統(tǒng)的手工布線 方法很難滿足產(chǎn)品復(fù)雜性和工作效率的要求。當(dāng)然，隨著 EDA 技術(shù)的日漸成熟，也包括了如 PSPICE、 EWB、 MATLAB 等計(jì)算機(jī)輔助分析CAA 技術(shù)，如 PRETEL、 ORCAD 等印刷制版計(jì)算機(jī)輔助設(shè)計(jì)，等等。以計(jì)算機(jī)組成原理為指導(dǎo)，通過(guò)學(xué)習(xí) VHDL 語(yǔ)言結(jié)合電子電路的設(shè)計(jì)知識(shí)理論聯(lián)系實(shí)際，掌握所學(xué)的課程知識(shí)和基本單元電路的綜合設(shè)計(jì)應(yīng)用。 EDA； DDS 金陵科技學(xué)院學(xué)士學(xué)位論文 1 緒論 1 1 緒 論 波形發(fā)生器是各種測(cè)試和實(shí)驗(yàn)中不可或缺的工具，在通信、測(cè)量、雷達(dá)、控制、教學(xué)領(lǐng)域應(yīng)用十分廣泛。 用 Quartus II對(duì) FPGA 芯片“下載”形成專用集成電路，由于不存在人工接線的問(wèn)題，所以故障率低、可靠性好。 本 論文 還 簡(jiǎn)單 介紹基于 DDS 技術(shù) 的任意信號(hào)發(fā)生器的設(shè)計(jì)， 它能高精度地產(chǎn)生多種基本波形，如正弦波等 。 隨著 計(jì)算機(jī) 與微電子技術(shù)的發(fā)展，電子設(shè)計(jì)自動(dòng)化 EDA（ Electronic Design Automation）和可編程邏輯器件 PLD（ Programmable Logic Device）的發(fā)展都非常迅速，熟練地利用 EDA軟件進(jìn)行 PLD 器件開(kāi)發(fā)已成為電子工程師必須掌握的基本技能。通過(guò)實(shí)踐引導(dǎo) ， 我在理論指導(dǎo)下有所創(chuàng)新，為日后 的 工程實(shí)踐奠定 了 基礎(chǔ)。 EDA 歷史發(fā)展回顧 早在 20 世紀(jì) 60 年代中期，人們就開(kāi)始著眼于開(kāi)發(fā)出各種計(jì)算機(jī)輔助設(shè)計(jì)工具來(lái)幫助設(shè)計(jì)人員進(jìn)行集成電路和電子系統(tǒng)的設(shè)計(jì)，集成電路技術(shù)的發(fā)展不斷地對(duì) EDA 技術(shù)提出金陵科技學(xué)院學(xué)士學(xué)位論文 2 EDA、 VHDL 簡(jiǎn)介 3 新的要求，并促進(jìn)了 EDA 技術(shù)的發(fā)展。 【 2】 20 世紀(jì) 80 年代，隨著集成電路設(shè)計(jì)進(jìn)入 COMS 時(shí)代， EDA 技術(shù)也進(jìn)入到了計(jì)算機(jī)輔助工程設(shè)計(jì) CAE（ Computer Assisst Engineering Design）階段。電子領(lǐng)域各學(xué)科全方位融入 EDA 技術(shù)，除了成熟的數(shù)字技術(shù)外，模擬電路系統(tǒng)硬件描述語(yǔ)言的表達(dá)和設(shè)計(jì)的標(biāo)準(zhǔn)化、系統(tǒng)可編程模擬器件的出現(xiàn)、數(shù)字信號(hào)處理和圖像處理的全硬件實(shí)現(xiàn)方案等，使得 EDA 工具不論是在廣度上還是深度上都取得了長(zhǎng)足的發(fā)展。而 VHDL具有較強(qiáng)的抽象描述能力，可以對(duì)系統(tǒng)進(jìn)行行為級(jí)描述，且與實(shí)現(xiàn)工藝無(wú)關(guān)，令整個(gè)設(shè)計(jì)過(guò)程變得高效簡(jiǎn)捷。 （ 5）可以實(shí)現(xiàn)與工藝無(wú)關(guān)的編程，工藝更新時(shí)，無(wú)需修改原設(shè)計(jì)，只要改變相應(yīng)的工藝映射工具即可； （ 6） VHDL 語(yǔ)言標(biāo)準(zhǔn)規(guī)范，易于移植、共享和重用。將文件調(diào)入 VHDL仿真軟件進(jìn)行功能仿真 ,檢查邏輯功能是否正確 。最后生成一個(gè)供器件編程（或配置）的文件，同時(shí)還會(huì)在設(shè)計(jì)項(xiàng)目中增加一些時(shí)序信息，以便于后仿真。 Quartus II 設(shè)計(jì)流程 作為第一款從 FPGA 至掩模器件的完整設(shè)計(jì)工具， ALTERA 公司推出的四代可編程邏輯器件集成開(kāi)發(fā)環(huán)境 Quartus II 提供了從設(shè)計(jì)輸入到器件編程的全部功能。數(shù)據(jù)處理子系統(tǒng) 主要由存儲(chǔ)器、運(yùn)算器、數(shù)據(jù)選擇器等功能電路組成，完成數(shù)據(jù)采集、存儲(chǔ)、運(yùn)算和傳輸。 10 年前 ，電子設(shè)計(jì)的基本思路 還是 選擇標(biāo)準(zhǔn)的集成電路“自底向上”地構(gòu)造出一個(gè)新的系統(tǒng)。對(duì)數(shù)字系統(tǒng)的設(shè)計(jì)采用硬件描述語(yǔ)言，使得設(shè)計(jì)可以在各種集成電路工藝或可編程器件之間移植。 任意信號(hào)發(fā)生器 的工作原理 任意信號(hào)發(fā)生器 主要由兩大類電路模塊組成，即函數(shù)發(fā)生電路如圖和函數(shù)選擇電路其中函數(shù)發(fā)生電路分別包括了產(chǎn)生遞增斜波、遞減斜波、三角波、梯形波、正弦波和方波六種不 同函數(shù)波形模塊。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。139。 遞減斜波函數(shù)發(fā)生模塊的 VHDL語(yǔ)言 ： LIBRARY IEEE。139。 END IF。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。EVENT AND CLK=39?！?1操作 END IF。 Q=TMP。 END ladder。139。139。 END rtl。 ARCHITECTURE rtl OF sin IS BEGIN PROCESS(CLK,CLR)——啟動(dòng)進(jìn)程 VARIABLE TMP:INTEGER RANGE 0 TO 63。 ELSE TMP:=TMP+1。 WHEN 6=Q=conv_std_logic_vector(233,8)。 WHEN 14=Q=conv_std_logic_vector(150,8)。 WHEN 22=Q=conv_std_logic_vector(53,8)。 WHEN 30=Q=conv_std_logic_vector(1,8)。 WHEN 38=Q=conv_std_logic_vector(26,8)。 WHEN 46=Q=conv_std_logic_vector(112,8)。 WHEN 54=Q=conv_std_logic_vector(207,8)。 WHEN 62=Q=conv_std_logic_vector(254,8)?！虞d庫(kù)文件 USE 。139。 TAG=NOT TAG。139。其電路框圖如圖（ 2）所示。 ARCHITECTURE rtl OF selecter IS BEGIN PROCESS(SEL) ——啟動(dòng)進(jìn)程 BEGIN ——選擇譯碼 CASE SEL IS WHEN 000=Q=D0。 END PROCESS。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 COMPONENT delta IS PORT( CLK,CLR:IN STD_LOGIC。 END COMPONENT sin。 ——定義信號(hào) ， 作為六個(gè)函數(shù)發(fā)生電路的輸出信號(hào) SIGNAL D0: STD_LOGIC_VECTOR(7 DOWNTO 0)。 U3: delta PORT MAP(CLK,CLR,D2)。 直接數(shù)字頻率合成器，一般簡(jiǎn)稱 DDS（ Direct Digital Frequency Synthesis,DDFS） ,是從相位概念出發(fā)直接合成所需要波形的一種新的頻率合成技術(shù)。 要求該系統(tǒng)的設(shè)計(jì)采用 ROM 查找表法，要求該系統(tǒng)可以根據(jù)需要對(duì)頻率控制字和相位控制字進(jìn)行相位的設(shè)置，從而產(chǎn)生不同起始相位和頻率的正弦波信號(hào)。 相位累加器的模塊框圖 其程序代碼如下： LIBRARY IEEE。 Control_word : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) 金陵科技學(xué)院學(xué)士學(xué)位論文 6 直接數(shù)字頻率合成器 22 )。) THEN Control_word_s = Control_word_s+Freqword_word。 END IF。 USE 。 ARCHITECTURE rt1 OF Pulse_Generater IS signal pulse_c: std_logic:=39。 BEGIN process(sys_clk) begin if(rising_edge(sys_clk)) then current_state=next_state。139。 when st2 = pulse_c=