【正文】 畢 業(yè) 設 計 （ 論 文 ） 設計 (論文 )題目 ： 基于 FPGA 的 任意信號發(fā)生器的設計 學生姓名： 指導教師： 二級學院： 龍蟠學院 專 業(yè)： 電子信息工程 班 級： M07 電子信息工程 1 班 學 號： 提交日期： 2021 年 05 月 15 日 答辯日期： 2021 年 05 月 22 日 金陵科技學院學士學位論文 目錄 I 目 錄 摘 要 .......................................................... IV Abstract ....................................................... I 1 緒 論 ....................................................... 1 2 EDA、 VHDL 簡介 ............................................... 2 EDA 技術 ................................................. 2 硬件描述語言 VHDL ........................................ 3 3 PLD、 Quartus II 簡介 .......................................... 6 可編程邏輯器件 PLD ....................................... 6 Quartus II 基本使用方法 .................................. 6 4 數(shù)字系統(tǒng)設計 ................................................. 8 數(shù)字系統(tǒng)的設計模型 ...................................... 8 數(shù)字系統(tǒng)的設計方法 ...................................... 8 5 任意信號發(fā)生器的簡單設計過程 ................................ 10 系統(tǒng)需求分析 ........................................... 10 任意信號發(fā)生器的工作原理 ................................ 10 各組成模塊及程序 ....................................... 10 6 直接數(shù)字頻率合成器 ......................................... 20 直接數(shù)字合成器簡介 ..................................... 20 系統(tǒng)設計需求 ............................................ 20 系統(tǒng)設計方案 ........................................... 20 主要設計模塊及程序 ...................................... 21 正弦信號的 VHDL 程序實現(xiàn) ................................ 30 7 系統(tǒng) 仿真 ................................................... 33 任意信號發(fā)生器的簡單設計仿真 ............................ 33 直接數(shù)字頻率合成器仿真 ................................. 37 8 基于 FPGA 的硬件測試 ........................................ 38 KHF1 型 FPGA 實驗開發(fā)系統(tǒng) ............................... 38 金陵科技學院學士學位論文 目錄 II 硬件測試 ............................................... 38 結束語 ........................................................ 40 參考文獻 ...................................................... 41 致謝 .......................................................... 42 金陵科技學院學士學位論文 摘要 III 基于 FPGA 的 任意信號發(fā)生器的設計 摘 要 關于信號發(fā)生器， 傳統(tǒng)的設計方法多基于 模擬電路或單片機或專用芯片，由于成本高或控制方式不靈活或波形種類少不能滿 足實際需求。 The FPGA。現(xiàn)在應用最廣泛的高密度 PLD 器件主要是現(xiàn)場可編程門陣列 FPGA（ Field Programmable Gate Array）和復雜可編程邏輯器件 CPLD（ Complex Programmable Logic Device）?，F(xiàn)代電子設計技術的核心已逐步轉向基于計算機的電子設計自動化技術，即 EDA（ Electronic Design Automation）。 EDA 的蓬勃發(fā)展離不開設計方法學的進步，回顧過去幾十年電子技術的發(fā)展歷程，可大致將 EDA 技術的發(fā)展分為 3 個階段。 20 世紀 90 年代，以在設計前期將設計師從事的許多高層次設計交由工具來完成為目的， EAD 技術開始從以單個電子產(chǎn)品開發(fā)為對象轉向針對系統(tǒng)級電子產(chǎn)品的設計。從系統(tǒng)設計入手，在頂層進行系統(tǒng)方框圖的劃分和結構設計，在方框圖一級用 VHDL 對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的CPLD 器件中去，從而實現(xiàn)可編程的專用集成電路（ ASIC）的設計。寄存器傳輸級和邏輯門級多個設計層次，支持結構、數(shù)據(jù)流和行為三種描述形式的混合描述，因此 VHDL 幾乎覆蓋了以往各種硬件俄語言的功能，整個自頂向下或由底向上的電路設計過程都可以用 VHDL 來完成。通常 VHDL 文件保存為 .vhd 文件 。將源文件調入邏輯綜合軟件進行綜合 ,即把語言綜合成最簡的布爾表達式。如果設計的電 路時延滿足要求，則可以進行器件編程（或配置）。 應用 QUASTUS II 的 VHDL 設計 利用 VHDL 完成電路設計，必須借助 EDA 工具綜合器、適配器、時序仿真器和編碼器等工具進行相應的處理，才能最終在硬件上得以實現(xiàn)和測試。 控制子系統(tǒng)是執(zhí)行數(shù)字系統(tǒng)算法的核心，具有記憶功能， 因此它屬于時序系統(tǒng)。 而基于 EDA 技術的設計方法這是自頂向下進行設計的。 當然，針對具體的設計要求，數(shù)字系統(tǒng)的設計方法會有所不同。 函數(shù)發(fā)生電路模塊 函數(shù)發(fā)生電路要產(chǎn)生六種不同的波形，因此要針對每種波形函數(shù)設計對應的電路模塊，每個模塊的輸入輸出設置相同，但不同函數(shù)發(fā)生模塊對輸入信號 的處理方式是不同的，僅以 遞增斜波函數(shù)發(fā)生電路為例，其模塊 如 右圖 所示 ， 其中， CLK 為輸入時鐘脈沖， CLR 圖 3 為復位清零信號， Q[7… 0]輸出波形函數(shù)。 BEGIN IF CLR=39。 —— 否則加 1，實現(xiàn)遞增 END IF。 ENTITY decrease IS PORT( CLK,CLR:IN STD_LOGIC。EVENT AND CLK=39。 END rtl。 VARIABLE TAG:STD_LOGIC。039。039。 梯形波函數(shù)發(fā)生模塊的 VHDL語言： LIBRARY IEEE。 BEGIN IF CLR=39。 THEN IF TMP=11111111 THEN TMP:=00000000。039。 USE 。 THEN ——復位清零 Q=00000000。 WHEN 1=Q=conv_std_logic_vector(254,8)。 WHEN 9=Q=conv_std_logic_vector(207,8)。 WHEN 17=Q=conv_std_logic_vector(112,8)。 WHEN 25=Q=conv_std_logic_vector(26,8)。 WHEN 33=Q=conv_std_logic_vector(1,8)。 WHEN 41=Q=conv_std_logic_vector(53,8)。 WHEN 49=Q=conv_std_logic_vector(150,8)。 WHEN 57=Q=conv_std_logic_vector(233,8)。 END CASE 。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 ELSIF CLK39。 END PROCESS。 END IF。 USE 。 WHEN 011=Q=D3。 其中，CLK 為輸入時鐘脈沖，時鐘上升沿有效； CLR 為復位清零信號，當信號高電平有效時，系統(tǒng)即時恢復為初始狀態(tài)；SEL[2… 0]為輸出選擇信號，該信號的不同取值對應遞增斜波、遞減斜波、三角波、梯形波、正弦波和方波六種不同波形輸出； Q[7… 0]為輸出信號 ，根據(jù)輸出函數(shù)選擇信號 SEL[]的取值輸出相應的波形。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 COMPONENT ladder IS PORT( CLK,CLR:IN STD_LOGIC。 END COMPONENT square。 SIGNAL D3: STD_LOGIC_VECTOR(7 DOWNTO 0)。 U6: square PORT MAP(CLK,CLR,D5)。頻率累加器對輸入 信號進行累加運算，產(chǎn)生頻率控制數(shù)據(jù)（ frequency data 或相位步進量）。 DDS 工作過程為：每次系統(tǒng)時鐘的上升沿到來時，相位累加器（ 24 位）中的值累加上頻率寄存器（ 12 位）中的值，再用累加器作為地 址進行 ROM 查表，查到的值送到 D\A進行轉換。 USE 。 BEGIN line : PROCESS (clk,Pulse_Enb) BEGIN IF (clk39。039。 END ARCHITECTURE rt1。系統(tǒng)時鐘 sys_rst : IN STD_LOGIC。 signal current_state:states:=st0。 end if。 if(pulse_width=pulse_rfp) then next_state=st1。 else next_state=st2。 when others= next_state=st0。 else next_state=st1。 end process。 signal clr : std_logic:=39。脈沖重頻 pulse_width : IN STD_LOGIC_VECTOR (31 DOWNTO 0)。 脈沖產(chǎn)生模塊的框圖如下圖所示： 根據(jù)設置的脈沖寬度和 脈重復 頻率來產(chǎn)生占空比可調的脈沖。 Control_word_s = (others=39。139。 Pulse_Enb : IN