全數(shù)字鎖相環(huán)畢業(yè)設(shè)計終稿-資料下載頁
2025-07-27 01:16本頁面
【正文】 =(q9n and q2n and q4)or(q9n and q6 and q4n)。ffd7 :dff2 port map(d7, idclk , reset , q7, q7n)。ffd8 :dff2 port map(d8 , idclk, reset , q8, q8n)。jk :jkff2 port map(q7n, q8n, idclk , re set , q9, q9n)。idout =idclk no r q9 。end rtl 。 用VHDL語言設(shè)計的加減脈沖控制器的模塊圖如圖10 圖10: 脈沖加減電路模塊圖11: 脈沖加減電路仿真波形 除N計數(shù)器（分頻器）的實現(xiàn) 除N計數(shù)器作用：除N計數(shù)器是將數(shù)控振蕩器的輸出信號進行N分頻后作為跟蹤信號u2，以使u2的頻率與本地時鐘信號u1相同。N分頻器對脈沖加/減電路的輸出脈沖再進行N分頻后，得到整個環(huán)路的輸出信號頻率Fout=CLK/（2N*H）=f0，因此通過改變分頻值N可以得到不同的環(huán)路中心頻率f0（其中，N必須是2的整數(shù)冪）。另外，模值N的大小決定了DPLL的鑒相靈敏度為Π/N。除N（N=8）計數(shù)器的生成模塊見圖12圖12: 除N計數(shù)器模塊相應的仿真波形見圖13圖13: 除N計數(shù)器仿真波形 4. 全數(shù)字鎖相環(huán)的整體仿真 三個模塊均用VHDL語言所做后的總體仿真波形如圖1圖1圖16所示：鎖相環(huán)仿真波形（K=8,M=64,N=8,H=4）,。圖14: 鎖相環(huán)仿真波形（K=8）由于模值K取值小，故系統(tǒng)很快就進入穩(wěn)定鎖定狀態(tài)，由圖可以看出，當外部置數(shù)CBA取001且時鐘頻率取值遠遠小于輸入信號頻率，IOUT輸出端為均勻的脈沖，即系統(tǒng)鎖定。鎖相環(huán)仿真波形（K=128,M=64,N=8,H=4）,。 圖15: 鎖相環(huán)仿真波形（K=128）與圖14相比較，此時外部置數(shù)為101，對應模值K為128，系統(tǒng)沒有立即穩(wěn)定，IOUT輸出端輸出為不均勻脈沖，當過了這個時刻，輸出端輸出為均勻脈沖，系統(tǒng)進入鎖定狀態(tài)。鎖相環(huán)仿真波形（K=256,M=64,N=8,H=4）,。圖16: 鎖相環(huán)仿真波形（K=256）與圖1圖15相比較，圖16進入鎖定時間明顯推遲，此時模值K為256?？傮w分析：CBA置數(shù)不同，模數(shù)不同，故iout端輸出鎖定的時間也都不同。由上圖對比可知，模k 愈大,環(huán)路進入鎖定狀態(tài)的時間越長。k 取得過大,對抑制噪聲、減少相位抖動有利,但是同時又加大了環(huán)路進入鎖定狀態(tài)的時間。反之, k 取得過小,可以加速環(huán)路的鎖定,而對噪聲的抑制能力卻隨之降低。5 結(jié)語與展望 總結(jié)采用VHDL 設(shè)計全數(shù)字鎖相環(huán)路，具有設(shè)計靈活，修改方便和易于實現(xiàn)的優(yōu)點，并能夠制成嵌入式片內(nèi)鎖相環(huán)。該類數(shù)字鎖相環(huán)路中計數(shù)器的模數(shù)可以隨意修改，增加了系統(tǒng)應用的靈活性與通用性，故有較大的改進。這樣，就能夠根據(jù)不同的情況最大限度地、靈活地設(shè)計環(huán)路。而且采用VHDL設(shè)計數(shù)字鎖相環(huán)路，具有設(shè)計靈活、修改方便和易于實現(xiàn)的優(yōu)點。同時，采用在系統(tǒng)可編程芯片實現(xiàn)有利于提高系統(tǒng)的集成度和可靠性。基于VHDL語言的可變模數(shù)數(shù)字鎖相環(huán)，不僅簡化了硬件的開發(fā)和制作過程，而且使硬件體積大大減小，并提高了系統(tǒng)的可靠性。該方法可以在不修改硬件電路的基礎(chǔ)上，通過修改設(shè)計軟件、更改移相范圍就可滿足不同條件下的需要。 全數(shù)字鎖相環(huán)中可逆計數(shù)器及N分頻器的時鐘由外部晶振提供。不用VCO，可大大減輕溫度及電源電壓變化對環(huán)路的影響。 展望目前，已有單片集成全數(shù)字鎖相環(huán)的商用產(chǎn)品，但作為某一個實際項目設(shè)計，需要的鎖相電路特性不盡相同，有些現(xiàn)成的產(chǎn)品，不是成本高、體積大、資源浪費多，就是不能完全滿足設(shè)計性能的要求。根據(jù)位移檢測的特點，采用高密度可編程邏輯器件，可根據(jù)實際要求，充分利用器件資源，同時把一些相關(guān)的數(shù)字電路組合在一起，不僅提高了系統(tǒng)的集成度和可靠性，降低了功耗，降低了成本，而且使電路性能得到明顯改善。18主要參考文獻[1] Lata,K, Kumar, design and implementation on FPGA. Intelligent Systems and Signal Processing (ISSP), 2013 International Conferencenon,272277 [2] Hu, , Ruby, , Otis,B, jitter divider less FBAR ADPLL in 65nm CMOS,Custom Integrated Circuits Conference(CICC), 2012,14 [3] RF ,2012(12):3436 [4] 蔣旭, 沈海斌. 應用于 USB 2013(6):5355 [5] 耿曉勇 ,楊建紅 .,2013(3):3436 [6] :[蘇州大學碩士學位論文].蘇州:蘇州大學,2013,324 [7] 遠班軍兆,（PLL）,2006,413 [8] :[大連理工大學碩士學位論文].大連:大連理工大學,2003,513 [9] :[黑龍江大學碩士學位論文].哈爾濱:黑龍江大學,2012,332 [10] 鄭繼余,:人民郵電出版社,1976,4356 [11] :[安徽大學碩士學位論文].安徽大學,2012,624 [12] Riad Stefo,J. Schreiter. High resolution ADPLL frequency synthesizer for FPGA and ASICbased applications. Field Programmable Techno logy (FPT) 2003 Proceedings, IEEE International Conference,2003,5658[13] 宋瀟,王麗萍, verilog ,2009(2):6870[14] Pialis, K. Phang. Analysis of Timing Jitter in Ring Oscillators Due to Power Supply Noise. IEEE International Symposium on Circuits and Systems,2003 2003(1):3234 致 謝 這篇論文的順利完成，得到了許多方面的無私幫助和熱情支持。首先，我要衷心的感謝我的導師吳秀龍老師對我的悉心指導和熱情幫助。從課程的學習、論文的選題、開題報告、論文撰寫、修改，到最終論文完成的整個過程中，得到了吳老師熱情的鼓勵、富有啟發(fā)性的建議和精心的指導，其中點點滴滴無不凝聚著吳老師的心血和汗水。非常感謝我的同學和朋友們，感謝他們在我學習和生活中給予我的大力支持和無私鼓勵，這段時光雖然短暫但卻美好燦爛，我將永遠難忘。非常感謝我的親人，他們對我始終如一的理解、默默無聞的大力支持及無私的幫助和鼓勵，使我得到不斷前行的巨大動力，也使我在求學的道路上感到無比的堅強和自信。非常感謝安徽大學多年的的培養(yǎng)，這段學習經(jīng)歷將使我終生受益。感謝曾經(jīng)教育和幫助過我的所有老師。最后，再次懷著感恩的心感謝所有幫助過我的人!
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