基于vhdl_的出租車計費器的設計(存儲版)
【正文】 gic。event and clk_750k=39。 else q_15=q_15+1。 end rt1。 行駛中，中途等待信號 clk1: in std_logic。139。m1=0000。 end if。139。 end if。 else k0=k0+1。139。 end rt2。 15分頻輸入信號 clk_out:out std_logic)。 end if。 計費驅動信號 start: in std_logic。c0=0000。 計價范圍 0~ else c3=c3+1。 end if。 else c0=c0+1。 if c2=1001 then c2=0000。c2=0000。 use 。139。 使能選擇信號 clk_in1:in std_logic。 end if。 if k1amp。 計程范圍 0~99 else k1=k1+1。 若等待時間大于 2min則 en1置 1 else en1=39。 end if。 then 計時開始信號 if w=59 then w=0。en0=39。 計時范圍 0~59 begin process(clk1) begin if clk139。 計費開始信號 fin: in std_logic。 得 1hz頻率信號 end if。 得 13hz頻率信號 if q_15=24999 then q_15=0。 signal q_1:integer range 0 to 374999。 use 。最后得數碼管顯示計時、計程和計費數據如下： 以上可知等待時間為 10分鐘，行駛公里數為 23公里。計程數據送入譯碼顯示模塊進行譯碼，最后送至以 km為單位的數碼管上顯示。 模塊元件如下： 控制模塊仿真波形如下： （ 4） 計費模塊 當計費信號 Start 一直處于高電平即計費狀態(tài)時，本模塊根據控制模塊選擇出的信號從而對不同單價的時段進行計費。計量模塊采用 1HZ 的驅動信號，計費模塊采用 13HZ、 15HZ 的驅動信號；計量模塊每計數一次，計費模塊就實現 13次或者 15次計數，即為實現計時時的 元 /min、計程時的 /km的收費。計價范圍為 ，計價分辨率為 。主要采用了 FPGA 芯片，使用 VHDL 語言進行編程，使其具有了更強的移植性，更加利于產品的升級。這些可編輯元件可以被用來實現一些基本的邏輯門電路（比如 AND、 OR、 XOR、 NOT）或者更復雜一些的組合功能比如解碼器或數學方程式。所以總費用按下式計算： 總費用 =起步價 +（里程 3km） *里程單價 +等候時間 *等候單價 （ 2）、能夠實現顯示功能 ? 顯示汽車行駛里程：用四位數字顯示，顯示方式為“
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