基于vhdl_的出租車計(jì)費(fèi)器的設(shè)計(jì)(參考版)
2024-11-11 21:37本頁面
【正文】 end rt4。 end if。 else c0=c0+1。 else c1=c1+1。 else c2=c2+1。 計(jì)價(jià)范圍 0~ else c3=c3+1。 if c2=1001 then c2=0000。 then if c0=1001 then c0=0000。event and clk2=39。c0=0000。c2=0000。039。 end jifei。 計(jì)費(fèi)驅(qū)動(dòng)信號 start: in std_logic。 use 。 use 。 end rt3。 end if。139。 then 實(shí)現(xiàn)二選一功能 clk_out=clk_in1。 architecture rt3 of kongzhi is begin process(ent0,ent1) begin if en0=39。 15分頻輸入信號 clk_out:out std_logic)。 使能選擇信號 clk_in1:in std_logic。 use 。 use 。 end rt2。 end if。 end if。039。139。 if k1amp。 then en1=39。 if stop=39。 else k0=k0+1。 計(jì)程范圍 0~99 else k1=k1+1。 then 里程計(jì)數(shù)開始 if k0=1001 then k0=0000。 elsif fin=39。 end if。 若等待時(shí)間大于 2min則 en1置 1 else en1=39。m000000010then en1=39。039。139。 end if。 end if。 if m1=0101 then m1=0000。 end if。 then 計(jì)時(shí)開始信號 if w=59 then w=0。 elsif stop=39。k1=0000。m1=0000。en0=39。en1=39。039。139。 計(jì)時(shí)范圍 0~59 begin process(clk1) begin if clk139。 等待時(shí)間計(jì)數(shù) end jiliang。 計(jì)費(fèi)單價(jià)使能信號 k1,k0: buffer std_logic_vector(3 downto 0)。 行駛中，中途等待信號 clk1: in std_logic。 計(jì)費(fèi)開始信號 fin: in std_logic。 use 。 use 。 end rt1。 得 1hz頻率信號 end if。
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