【正文】 end rtl。 amp。 show_reg when sel_reg=001 else 39。139。 with q_reg select show_reg = 0111111 when 0000, 0000110 when 0001, 出租車計費器的設(shè)計及實現(xiàn) 22 1011011 when 0010, 1001111 when 0011, 1100110 when 0100, 1101101 when 0101, 1111101 when 0110, 0000111 when 0111, 1111111 when 1000, 1101111 when 1001, 0000000 when others。 end process。 when others=q_reg=XXXX。 when 110=q_reg=q(27 downto 24)。 when 100=q_reg=q(19 downto 16)。 when 010=q_reg=q(11 downto 8)。 process(sel_reg,q(31 downto 0)) begin case sel_reg is when 000=q_reg=q(3 downto 0)。 end if。 else sel_reg=sel_reg+1。139。 process(clk) begin if(clk39。 char1 amp。 char3 amp。 km1 amp。 begin q=min1 amp。 signal sel_reg : std_logic_vector(2 downto 0)。 architecture rtl of display is signal q : std_logic_vector(31 downto 0)。 show : out std_logic_vector(7 downto 0))。 km1 : in std_logic_vector(3 downto 0)。 min1 : in std_logic_vector(3 downto 0)。 char3 : in std_logic_vector(3 downto 0)。 char1 : in std_logic_vector(3 downto 0)。 entity display is port(clk : in std_logic。 use 。 顯示模塊的 VHDL 編程： library ieee。 end process。 end if。 c1=c1+0010。139。 elsif c0=0000 then c0=0101。139。 end if。 else c3=c3+39。 if c2=1001 then c2=0000。 c1=0000。 c1=0000。 c1=0001。 end if。 else c1=c1+39。139。 end if。 else c3=c3+39。 if c2=1001 then c2=0000。039。 c3=0000。 c1=1000。039。139。 end process。 end if。 then en1=39。 單程且大于 20 公里，使能有效 if k1=0001 and k0=1001 and single=39。139。 end if。 else k0=k0+39。139。 if k1=1001 then k1=0000。039。039。 k1=0000。039。039。139。139。 f_mile_r= f_mile1 and not(f_mile2)。 end if。 f_mile1 = mile。 end process。 end if。 else f_wait=39。 sec=sec+1。 else f_wait=39。139。 end if。 else m1=m1+39。 if m0=1001 then m0=0000。 f_wait=39。139。039。039。139。039。 end process。 end if。 分頻進程 u1:process(clk) begin if rising_edge(clk) then if q=299 then q=0。 char2 = c2。 char0 = c0。 km0 = k0。計費時鐘 begin 輸出顯示 min0 = m0。單程且大于 20 公里，使能有效 signal f_wait : std_logic。等待時間寄存器 signal en0 : std_logic。公里寄存器 signal m1 : std_logic_vector(3 downto 0)。計費寄存器 signal k0 : std_logic_vector(3 downto 0)。分頻器 signal sec : integer range 0 to 59。延遲時 間 signal clk1hz : std_logic。延遲時間 signal f_mile_r : std_logic。 signal f_mile1 : std_logic。行駛公里輸出 end taxi。等待時間輸出 km0 : out std_logic_vector(3 downto 0)。計費輸出百位 min0 : out std_logic_vector(3 downto 0)。計費輸出個位 char2 : out std_logic_vector(3 downto 0)。單程鍵 char0 : out std_logic_vector(3 downto 0)。等待信號 mile : in std_logic。輸入 300Hz 時鐘 start : in std_logic。 use 。 use 。 end structural。 begin charge_control:taxi port map(clk = clk, start = start, stop = stop, mile = mile, single = single, char0 = char0, char1 = char1, char2 = char2, char3 = char3, min0 = min0, min1 = min1, km0 = km0, km1 = km1)。 signal km0 : std_logic_vector(3 downto 0)。 signal min0 : std_logic_vector(3 downto 0)。 signal char2 : std_logic_vector(3 downto 0)。 signal char0 : std_logic_vector(3 downto 0)。 show : out std_logic_vector(7 downto 0))。 km1 : in std_logic_vector(3 downto 0)。 min1 : in std_logic_vector(3 downto 0)。 char3 : in std_logic_vector(3 downto 0)。 char1 : in std_logic_vector(3 downto 0)。 ponent display port(clk : in std_logic。行駛公里輸出個位 km1 : out std_logic_vector(3 downto 0))。等待時間輸出個位 min1 : out std_logic_vector(3 downto 0)。計費輸出十位 char3 : out std_logic_vector(3 downto 0)。計費輸出小數(shù)點位 char1 : out std_logic_vector(3 downto 0)。 single : in std_logic。