【正文】 《VHDL數(shù)字電路設(shè)計(jì)與應(yīng)用實(shí)踐教程》北京：機(jī)械工業(yè)出版社，2003。 總的來(lái)說(shuō)，這次設(shè)計(jì)出租車計(jì)費(fèi)器還是比較成功的，在設(shè)計(jì)中遇到了很多問(wèn)題，最后在老師的辛勤的指導(dǎo)下，終于游逆而解，有點(diǎn)小小的成就感，終于覺(jué)得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)到了不少知識(shí)，而且鍛煉了自己的能力，使自己對(duì)以后的路有了更加清楚的認(rèn)識(shí)，同時(shí)，對(duì)未來(lái)有了更多的信心。 通過(guò)這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。另外，Endtime的值需要設(shè)置的長(zhǎng)一點(diǎn)：500us左右，這樣就可以觀察到完整的仿真結(jié)果。但是在編寫(xiě)頂層文件的程序時(shí)，遇到了不少問(wèn)題，特別是各元件之間的連接，以及信號(hào)的定義，總是有錯(cuò)誤，在細(xì)心的檢查下，終于找出了錯(cuò)誤和警告，排除困難后，程序編譯就通過(guò)了，心里終于舒了一口氣。通過(guò)這次設(shè)計(jì)，進(jìn)一步加深了對(duì)EDA的了解，讓我對(duì)它有了更加濃厚的興趣。最后感謝搭檔的努力和合作，感謝老師的指導(dǎo)。我想我們享受的就是這個(gè)過(guò)程，而不僅僅只是結(jié)果。在實(shí)際調(diào)試的時(shí)候我們必須耐心思考，遇到問(wèn)題針對(duì)問(wèn)題出現(xiàn)的原因認(rèn)真思考以解決問(wèn)題?？偠灾@次實(shí)驗(yàn)讓我覺(jué)得受益匪淺，不再覺(jué)得學(xué)無(wú)所用。更重要的是在此過(guò)程中，我學(xué)會(huì)了獨(dú)立思考，遇到問(wèn)題一步一步去研究與解決解決，對(duì)于仿真出現(xiàn)的問(wèn)題不急不躁，而是一部分一部分地對(duì)其應(yīng)有的功能進(jìn)行調(diào)試，對(duì)問(wèn)題進(jìn)行各個(gè)擊破。在這個(gè)過(guò)程中，我更深刻地體會(huì)將每個(gè)模塊集合起來(lái)實(shí)現(xiàn)一個(gè)整體功能的過(guò)程。在整個(gè)程序設(shè)計(jì)與實(shí)現(xiàn)中，最成功的地方就是有條理地將功能細(xì)化，分成一個(gè)一個(gè)小的模塊來(lái)實(shí)現(xiàn)。這是一次綜合性很強(qiáng)的實(shí)驗(yàn)，從最初的模塊規(guī)劃，VHDL程序的編寫(xiě)，再到檢驗(yàn)程序的正確性，然后到調(diào)試仿真，直至最后的編程下載調(diào)試，每一個(gè)環(huán)節(jié)都讓我加深了對(duì)實(shí)際問(wèn)題的思考，同時(shí)也讓我動(dòng)手能力有了很大的提高。而輸出來(lái)自兩路信號(hào)，這時(shí)候必須加入一個(gè)選擇器件選擇輸出信號(hào)輸出。在實(shí)驗(yàn)時(shí)候可以避免一些不必要的麻煩。3．高電平有效還是低電平有效，這是一個(gè)非常容易忽視的問(wèn)題，有時(shí)就知道這個(gè)端口要控制信號(hào)但不考慮好什么電平有效，造成錯(cuò)誤，使得使能端或者清零端的出現(xiàn)錯(cuò)誤控制信號(hào)。如無(wú)法正常顯示出波形等等，當(dāng)加入適當(dāng)?shù)倪x通信號(hào)或者脈沖后發(fā)現(xiàn)問(wèn)題得到了解決。 仿真實(shí)現(xiàn)過(guò)程中遇到的問(wèn)題及排除措施，會(huì)出現(xiàn)好多錯(cuò)誤，無(wú)法編譯成功。在前期我負(fù)責(zé)的是分頻器的設(shè)計(jì)這一模塊，中期時(shí)我也幫助組內(nèi)成員解決一些問(wèn)題，后期對(duì)各模塊進(jìn)行組裝形成了系統(tǒng)。到了后期，我們將各個(gè)小的模塊組合起來(lái)，形成一個(gè)系統(tǒng)，進(jìn)行軟件測(cè)試和仿真，對(duì)于出現(xiàn)的問(wèn)題及時(shí)的進(jìn)行解決。到了中期，每個(gè)組員對(duì)于自己負(fù)責(zé)的工作都或多或少存在一些問(wèn)題和疑問(wèn)，因此在這一時(shí)期，我們組內(nèi)會(huì)加強(qiáng)交流，共同來(lái)解決問(wèn)題。end behav。end if。else c0=c0+1。else c1=c1+1。else c2=c2+1。else c3=c3+1。if c2=1001 then c2=0000。 thenif c0=1001 then c0=0000。 event and f=39。c0=0000。c2=0001。039。end process。min0=m0。 amp。min1=39。km1=k1。cha1=c1。cha3=c3。039。039。end if。else en0=39。k0 00000010 then en0=39。end if。end if。if k1=1001then k1=0000。139。end if。en1=39。end if。else en1=39。 m00000001 then en1=39。end if。end if。if m1=101 then m1=0000。 thenif w=59 then w=0。else if stop=39。 m0=0000。039。039。thenw=0。thenif start=39。 event and f_1=39。end process。end if。039。 then f=f_16。else en0=39。139。end if。f_1=39。139。if q_1=239 then q_1=0。039。else q_16=q_16+1。f_16=39。end if。f_15=39。139。elseif q_15=15 then q_15=0。 f=39。 f_1=39。 f_16=39。 f_15=39。then q_15=0。thenif start=39。event and clk_240=39。signal c3,c2,c1,c0:std_logic vector(3 down to 0)signal k1,k0: std_logic vector(3 down to 0)signal m1: std_logic vector(2 down to 0)signal m0: std_logic vector(3 down to 0)signal en1,en0,f:std_logic。signal q_1:integer range 0 to 239。signal q_15:integer range 0 to 15。end taxi。cha3,cha2,cha1,cha0:out std_logic_vector(3 down to 0) kn1,kn0:out std_logic_verctor(3 down to 0)。stop:in std_logic。eatity taxi isport( clk_240:in std_logic。use 。library ieee。當(dāng)