【正文】 .............................................. 6 電梯的管腳 ............................................ 6 電梯的狀態(tài)轉(zhuǎn)換 ........................................ 7 第四章 系統(tǒng)應(yīng)用程序設(shè)計 ............................. 9 程序各個模塊詳解 ............................................ 9 有限狀態(tài)表機的三段式 .................................. 9 信號的并置 ........................................... 14 開門狀態(tài)的實現(xiàn) ....................................... 14 程序仿真的實現(xiàn) ............................................ 14 程序在硬件的實現(xiàn) .......................................... 16 結(jié)束語 .......................................... 20 參考文獻 ........................................ 21 致 謝 ....................................... 22 南京師范大學(xué)泰州學(xué)院本科生畢業(yè)設(shè)計（論文） 1 第一章 引言 課題意義 隨著經(jīng)濟的快速發(fā)展， 城市建設(shè)的不斷深入， 高層建筑如雨后春筍拔地而起。關(guān)于電梯的按鈕選擇，我用了五個按鈕來表是一樓到五樓的電梯 外部的上鍵，也用了五 個按鈕來表示二樓到六樓的電梯外部的下鍵，我 使 用了六個按鈕來表示電梯內(nèi)部一樓到六樓的選擇。 在學(xué)習(xí) Verilog HDL 過程中，我也只是掌握了一些基本的 知識 。使的程序在書寫過程中簡 單，提高了可閱讀性。為了讓電梯更好的服務(wù)人們，各種電梯新技術(shù)不斷地發(fā)展起來。如此大的市場需求，將是電梯 業(yè)再創(chuàng)輝煌的最好契機。因此，用這種語言編寫的模型能夠使用 Verilog 仿真器進行驗證。 (3)絕大數(shù)流行的綜合工具都支持 Verilog HDL，這是 Verilog HDL 成為設(shè)計者的首選語言的重要原因之一 (4)所有的制造廠商都提供用于 Verilog HDL 綜合之后的邏輯仿真的元件庫，因此使用 Verilog HDL 進行設(shè)計，即可在更廣泛的范圍內(nèi)選擇委托制造的廠商。 Verilog HDL 就是在用途最廣泛的 C 語言的基礎(chǔ)上發(fā)展起來的一種描述語言。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。 Verilog HDL 語言在 Quartus II 中的應(yīng)用 Verilog HDL 在 Quartus II 的應(yīng)用 流程如圖 21 圖 21 應(yīng)用流程圖 Quartus II 的設(shè)計輸入主要包括：原理圖設(shè)計輸入，文本輸入，層次化設(shè)計輸 入。這個就不用多解釋了。b10， idle=239。b000010； f3=639。當(dāng)有比當(dāng)前樓層高的樓層有請求時，電梯有 idle_state 轉(zhuǎn)換為 up_state。當(dāng)請求樓層大于當(dāng)前樓層或者外部下請求大于當(dāng)前樓層，電梯有 down_state 轉(zhuǎn)換 up_state。 三段式描述方法雖然代碼結(jié)構(gòu)復(fù)雜了一些，但是換來的優(yōu)勢是：使 FSM 做到了同步寄存器輸出，消除了組合邏輯輸出的不穩(wěn)定與毛刺的隱患，而且更利于時序路徑分組，一般來說在 FPGA/CPLD 等可編程邏輯器件上的綜合與布局布線效果更佳。 else next_state=down_state。now_f)||(upamp。now_f)amp。 else if(((dnow_f)amp。 else if((upamp。 else next_state=up_state。 else if((dnamp。amp。 else if((upamp。 end else if((upamp。 ud_f=idle。 led=led+1。 ud_f=ud_f。b0}。 程序仿真的實現(xiàn) 在仿真中我選了一些實例： (1)當(dāng)清零鍵 reset 等于 1時，上下標(biāo)志為 0，樓層顯示為 1， 如圖 41顯示。然后到一樓后電梯開門， count開始計數(shù)，圖 410 顯示。 [8] David The VHDL Academic Pubishers 1989 [9] 趙曙光，郭萬有 . 可編程 邏輯器件原理 .西安電子科技大學(xué)出版社 2020. [10] Samir Palnitkar .Verilog HDL 數(shù)字設(shè)計與綜合 .北京電子工業(yè)出版社 2020 致謝 22 致 謝 回首課題研究的歷程，對那些引導(dǎo)我、幫助我、激勵我的人心中充滿了感激。最后再次我非常感謝周老師對我的幫助。只要學(xué)習(xí)就會有更多的問題，有更多的難點，但也會有更多的收獲。 南京師范大學(xué)泰州學(xué)院本科生畢業(yè)設(shè)計（論文） 17 圖 45電梯的清零是的 結(jié)果圖 (2)人要下到一樓的情況分析，電梯首先由一樓到五樓圖 46 就是顯示電梯經(jīng)過二樓的現(xiàn)象，到達五樓后停止，圖 47 就顯示為到達五樓的情況，達到五樓后電梯處于開門狀態(tài)，所以 count 開始計數(shù)，圖 48 顯示這一現(xiàn)象。 else count=0。b0, up5, up4, up3, up2, up1}。 led=led。 end up_state: begin now_f=now_f1。 end end default: next_state=idle_state。 else if(dnow_f) next_state=up_state。 else if(d||dn) next_state=up_state。now_f)) next_state=open_state。 else if(d||up) next_state=down_state。amp。b000001))) next_state=down_state。now_f)||(dnamp。now_f)||(now_ff6)) next_state=open_state。 else next_state=idle_state。now_f)0) next_state=open_state。 狀態(tài)機采用 VerilogHDL 語言編碼，建議分為三個 always 段完成。當(dāng)外部有下請求即 dn 不等于 0，當(dāng)?shù)扔诋?dāng)前樓層，電梯有 up_state 轉(zhuǎn)換為 open_sate，當(dāng)大于當(dāng)前樓層，電梯有 up_state 轉(zhuǎn)換為 up_state，當(dāng)小于當(dāng)前樓層，電梯有up_state 轉(zhuǎn)換為 down_state。電梯的初始狀態(tài)為 idle_state。b10 設(shè)置電梯的各種運行狀態(tài)的參 f1=639。 其中：up_f=239。電梯在運轉(zhuǎn)時先響應(yīng)同方向上的請求，只有當(dāng)同 方向上的請求響應(yīng)完后，才能轉(zhuǎn)而響應(yīng)不同方向上的請求。 Altera 在 Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計輔助工具，集成了SOPC 和 HardCopy 設(shè)計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方第二章 所用開發(fā)工具簡介 4 法。 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL 以及 AHDL（ Altera H