【正文】 else next_state=close_state。 end else state=next_state。 三段式描述方法雖然代碼結(jié)構(gòu)復(fù)雜了一些，但是換來的優(yōu)勢(shì)是：使 FSM 做到了同步寄存器輸出，消除了組合邏輯輸出的不穩(wěn)定與毛刺的隱患，而且更利于時(shí)序路徑分組，一般來說在 FPGA/CPLD 等可編程邏輯器件上的綜合與布局布線效果更佳。 狀態(tài)機(jī)采用 VerilogHDL 語言編碼，建議分為三個(gè) always 段完成。 （ 5） 當(dāng)電梯處于 close_state，根據(jù)上下標(biāo)志轉(zhuǎn)換，進(jìn)入其他狀態(tài)。當(dāng)外部有下請(qǐng)求即 up 不等于 0，當(dāng)?shù)扔诋?dāng)前樓層，電梯有 down_state轉(zhuǎn) 換為 open_sate，當(dāng)大于當(dāng)前樓層，電梯有 down_state 轉(zhuǎn)換為 up_state，當(dāng)小于當(dāng)前樓層，電梯有 down_state 轉(zhuǎn)換為 down_state。當(dāng)請(qǐng)求樓層大于當(dāng)前樓層或者外部下請(qǐng)求大于當(dāng)前樓層，電梯有 down_state 轉(zhuǎn)換 up_state。當(dāng)外部有下請(qǐng)求即 dn 不等于 0，當(dāng)?shù)扔诋?dāng)前樓層，電梯有 up_state 轉(zhuǎn)換為 open_sate，當(dāng)大于當(dāng)前樓層，電梯有 up_state 轉(zhuǎn)換為 up_state，當(dāng)小于當(dāng)前樓層，電梯有up_state 轉(zhuǎn)換為 down_state。當(dāng)請(qǐng)求樓層大于當(dāng)前樓層或者外部上請(qǐng)求大于當(dāng)前樓層，電梯有 up_state 轉(zhuǎn)換 up_state。當(dāng)內(nèi)部有請(qǐng)求時(shí)即 d 不等于 0，當(dāng)?shù)扔诋?dāng)前樓層，電梯有 idle_state 轉(zhuǎn)換為 open_sate，當(dāng)大于當(dāng)前樓層，電梯有idle_state 轉(zhuǎn)換為 up_state，當(dāng)小于當(dāng)前樓層，電 梯有 idle_state 轉(zhuǎn)換為 down_state。當(dāng)有比當(dāng)前樓層高的樓層有請(qǐng)求時(shí)，電梯有 idle_state 轉(zhuǎn)換為 up_state。電梯的初始狀態(tài)為 idle_state。b100000， 設(shè)置各個(gè)樓層的參數(shù)。b001000， f5=639。b000010； f3=639。b10 設(shè)置電梯的各種運(yùn)行狀態(tài)的參 f1=639。b011， open_state=739。b001， up_state=339。b10， idle=239。 其中：up_f=239。其中： clk 時(shí)鐘信號(hào)； reset 清零信號(hào)，高電平清 零， led 用于樓層的靜態(tài)數(shù)碼管的顯示， ud_f 電梯的上下標(biāo)志， count用于開門狀態(tài) 是的計(jì)數(shù)器 ； up1， up2， up3， up4， up5 電梯外部的除六樓以外的 其他樓層的上請(qǐng)求按鈕； dn2， dn3， dn4， dn5， dn6 電梯外部的除一樓以外的其他樓層的下 請(qǐng)求按鈕； d1， d2， d3， d4， d5， d6 電梯內(nèi)部的一樓到樓的請(qǐng)求按鈕。 電梯的設(shè)計(jì) 概要 電梯的管腳 圖 31 是電梯自動(dòng) 控制的元器件模塊符號(hào)。這個(gè)就不用多解釋了。電梯在運(yùn)轉(zhuǎn)時(shí)先響應(yīng)同方向上的請(qǐng)求，只有當(dāng)同 方向上的請(qǐng)求響應(yīng)完后，才能轉(zhuǎn)而響應(yīng)不同方向上的請(qǐng)求。電梯正常運(yùn)行的五個(gè)狀態(tài)：上升、下降、開門、關(guān)門、等待狀態(tài)。 (2)電梯可以接受各樓層的上下請(qǐng)求， 電梯到達(dá)有停站請(qǐng)求的樓層后， 電梯門打開 ，開門 五個(gè)周期后電梯關(guān)門 ，電梯繼續(xù)運(yùn)行，直至運(yùn)行完最后一個(gè)請(qǐng) 求后停靠在當(dāng)前層。 Verilog HDL 語言在 Quartus II 中的應(yīng)用 Verilog HDL 在 Quartus II 的應(yīng)用 流程如圖 21 圖 21 應(yīng)用流程圖 Quartus II 的設(shè)計(jì)輸入主要包括：原理圖設(shè)計(jì)輸入，文本輸入，層次化設(shè)計(jì)輸 入。 Altera 在 Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助工具，集成了SOPC 和 HardCopy 設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方第二章 所用開發(fā)工具簡(jiǎn)介 4 法。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。這意味著利用 Verilog 語言所提供的功能，就可以構(gòu)造一個(gè)模塊間的清晰結(jié)構(gòu)來描述語言在電子設(shè)計(jì)自動(dòng)化中扮演重要的角色 。 Verilog HDL 既是一種行為描述語言，也是一種結(jié)構(gòu)描述語言。 Verilog HDL 就是在用途最廣泛的 C 語言的基礎(chǔ)上發(fā)展起來的一種描述語言。 南京師范大學(xué)泰州學(xué)院本科生畢業(yè)設(shè)計(jì)（論文） 3 第二章 所用開發(fā)工具簡(jiǎn)介 Verilog HDL 簡(jiǎn)介 我選擇了用 Verilog HDL 語言來寫電梯的自動(dòng)控制。其內(nèi)部還有嵌入式的SignalTap II 邏輯分析工具，可用來進(jìn)行 系統(tǒng)的邏輯測(cè)試和分析。 第一章 引言 2 Quartus II 具有完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，功能的邏輯綜合工具，完備的電路仿真與時(shí)序邏輯仿真的工具，能進(jìn)行的時(shí)序分析與關(guān)鍵路徑延時(shí)分析。 (3)絕大數(shù)流行的綜合工具都支持 Verilog HDL，這是 Verilog HDL 成為設(shè)計(jì)者的首選語言的重要原因之一 (4)所有的制造廠商都提供用于 Verilog HDL 綜合之后的邏輯仿真的元件庫，因此使用 Verilog HDL 進(jìn)行設(shè)計(jì)，即可在更廣泛的范圍內(nèi)選擇委托制造的廠商。由于它的語法與 C語言類似，因此對(duì)于具有 C 語言編程經(jīng)驗(yàn)的設(shè)計(jì)者來說，很容易學(xué)習(xí)和掌握。當(dāng)然 ,完整的硬件描述語言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述 。 Verilog HDL 提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。因此，用這種語言編寫的模型能夠使用 Verilog 仿真器進(jìn)行驗(yàn)證。電梯控制是屬于機(jī)電一體化研究領(lǐng)域，它涉及到多個(gè)方面，包括 ： 機(jī)械工程、電子技術(shù)、電力電子技術(shù)、電機(jī)與拖動(dòng)理論、自動(dòng)控制理論、電力拖動(dòng)自動(dòng)控制系統(tǒng)、微機(jī)技術(shù)和土建工程等多個(gè)科學(xué)領(lǐng)域。隨著 EDA 技術(shù)的快速發(fā)展。 系統(tǒng)要同時(shí)對(duì)幾百個(gè)信號(hào)進(jìn)行接收、處理。如此大的市場(chǎng)需求，將是電梯 業(yè)再創(chuàng)輝煌的最好契機(jī)。今后幾年，我國將年建住宅 億平方米，公建項(xiàng)目 億平方米。并且還有著巨大市場(chǎng)和發(fā)展?jié)摿臻g。為了確保電梯正常運(yùn)行、安全使用，一般電梯都有專業(yè)的維修管理人員。為了讓電梯更好的服務(wù)人們，各種電梯新技術(shù)不斷地發(fā)展起來。它拓展了人們的生存空間，為高層建筑事業(yè)的發(fā)展做出了不可磨滅的貢獻(xiàn)。 現(xiàn)在的樓房越來越高 ，與此相應(yīng)，作為一種可以垂直升降運(yùn)輸?shù)墓ぞ?——電梯也得到迅猛的發(fā)展。相對(duì)于現(xiàn)實(shí)中的電梯還是缺少很多功能的，比如提前關(guān)門，重復(fù)開門等等 。使的程序在書寫過程中簡(jiǎn) 單，提高了可閱讀性。但在寫程序的過程中，我又遇到新的問題，我發(fā)現(xiàn)由于我用了十六個(gè)按鈕，在程序反復(fù)用到這些按鈕， 降低 了程序的可閱讀性，使程序看起來十分的復(fù)雜，所以我借鑒了參考書中關(guān)于信號(hào)并置的算法。當(dāng)一切準(zhǔn)備好了時(shí)，我準(zhǔn)備用三段式有限狀態(tài) 機(jī)來描述整個(gè)程序。后來我換了一 個(gè) 思路，我把電梯在整個(gè)運(yùn)行中分為五 個(gè)狀態(tài) .，分別是等待狀態(tài)，下降狀態(tài)，上升狀態(tài)，開門狀態(tài)，關(guān)門狀態(tài)。 在學(xué)習(xí) Verilog HDL 過程中，我也只是掌握了一些基本的 知識(shí) 。 南京 XX 大學(xué) XX 學(xué)院 畢 業(yè) 論 文 題 目 基于 Verilog HDL 的電梯控制設(shè)計(jì) 2020 年 4 月 I 基于 Verilog HDL 的 電梯控制 設(shè)計(jì) 摘 要 Verilog HDL 就是在用途最廣泛的 C 語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言， Verilog HDL 用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。 Verilog HDL 語言不僅定義了語法，而且對(duì)每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義，從 C 編程語言中繼承了多種操 作符和結(jié)構(gòu)。但當(dāng)我首先我拿到畢業(yè)課題 時(shí)，我就準(zhǔn)備用的 是有限狀態(tài)機(jī)來寫這段程序，一開 始時(shí)我準(zhǔn)備把電梯的六個(gè)樓層作為 狀態(tài)的轉(zhuǎn)換，但是我發(fā)現(xiàn)這個(gè)不太容易實(shí)現(xiàn)，因?yàn)榧词範(fàn)顟B(tài)轉(zhuǎn)換好了，我發(fā)現(xiàn)我還需要開門，關(guān)門，還有?？?，這樣 以六個(gè)樓層為 狀態(tài)的書寫不是很方便。關(guān)于電梯的按鈕選擇，我用了五個(gè)按鈕來表是一樓到五樓的電梯 外部的上鍵，也用了五 個(gè)按鈕來表示二樓到六樓的電梯外部的下鍵，我 使 用了六個(gè)按鈕來表示電梯內(nèi)部一樓到六樓的選擇。在寫程序過程中，我又增加了，控制開門的計(jì)算器 和 樓層的顯示以及 電梯的上下標(biāo)志。 把 所有的上樓的信號(hào)并置在一起，