【正文】 變，能使數(shù)字電路產(chǎn)生很大的尖峰電流脈沖。 [6]3 異步FIFO實現(xiàn)的技所涉及的技術(shù)及其解決方法異步FIFO的設(shè)計主要處理兩個關(guān)鍵性的問題。(6）編程下載：確認仿真無誤后，將文件下載到芯片中通常以上過程可以都在PLD/FPGA廠家提供的開發(fā)工具（如MAXPLUSII，F(xiàn)oundation，ISE）中完成，但許多集成的PLD開發(fā)軟件只支持VHDL/Verilog的子集，可能造成少數(shù)語法不能編譯，如果采用專用HDL工具分開執(zhí)行，效果會更好，否則這么多出售專用HDL開發(fā)工具的公司就沒有存在的理由了。(5）時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。（edif）的EDA工業(yè)標(biāo)準(zhǔn)文件。(2）功能仿真：將文件調(diào)入HDL仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計可以跳過這一步，只在布線完成以后，進行時序仿真）。 HDL開發(fā)流程用VHDL/Verilog HDL語言開發(fā)PLD/FPGA的完整流程為：（1）文本編輯：用任何文本編輯器都可以進行，也可以用專用的HDL編輯環(huán)境。HDL的可移植性好，使用方便，但效率不如原理圖；原理圖輸入的可控性好，效率高，比較直觀，但設(shè)計大規(guī)模CPLD/FPGA時顯得很煩瑣，移植性差。從EDA技術(shù)的發(fā)展上看，已出現(xiàn)用于CPLD/FPGA設(shè)計的硬件C語言編譯軟件，雖然還不成熟，應(yīng)用極少,但它有可能會成為繼VHDL和Verilog之后，設(shè)計大規(guī)模CPLD/FPGA的又一種手段。VHDL發(fā)展的較早，語法嚴格，而Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言,語法較自由。 HDL語言[4]隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計PLD/FPGA成為一種趨勢。 Verilog HDL的最大特點就是易學(xué)易用，VHDL與Verilog HDL的關(guān)系就像匯編語言與C語言的關(guān)系一樣，如果有,VHDL編程基礎(chǔ)，并同時具備c語言的編程經(jīng)驗，就可以在一個較短的時間內(nèi)很快的學(xué)習(xí)和掌握Verilog HDL語言。1989年CADENCE公司收購了GDA公司，使得VerilogHDL成為了該公司的獨家專利。 Verilog HDL就是在用用最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種件描述語言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首創(chuàng)的，最初只設(shè)計了一個仿真與驗證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具。 Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。在QuartusⅡ上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。 QuartusⅡ仿真工具簡介[5] QuartusⅡ是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán) 境，Altera是世界上最大可編程邏輯器件的供應(yīng)商之一。在空的狀態(tài)下不能進行讀操作。FIFO設(shè)計的難點在于怎樣判斷FIFO的空/滿狀態(tài)。（3）允許系統(tǒng)進行DMA (Direct Memory Access,直接存儲器存取)操作，提高數(shù)據(jù)的傳輸速度。（1）對連續(xù)的數(shù)據(jù)流進行緩存，防止在進機和存儲操作時丟失數(shù)據(jù)；本文所描述的是零導(dǎo)向傳輸結(jié)構(gòu)的FIFO。對于單片F(xiàn)IFO來說，主要有兩種結(jié)構(gòu)：觸發(fā)導(dǎo)向結(jié)構(gòu)和零導(dǎo)向傳輸結(jié)構(gòu)。這并沒有什么不好，只要保證FIFO不出現(xiàn)overflow或underflow 就足夠了。由于考慮延時的作用，空/滿標(biāo)志的產(chǎn)生并不一定出現(xiàn)在FIFO真的空/滿時才出現(xiàn)。但這會導(dǎo)致延時的增加。但是格雷碼有個缺點就是只能定義2^n的深度，而不能像二進制碼那樣隨意的定義FIFO的深度，因為格雷碼必須循環(huán)一個2^n，否則就不能保證兩個相鄰碼元之間相差一位的條件，因此也就不是真正的格雷碼了。格雷碼在相鄰的兩個碼元之間只由一位變換(二進制碼在很多情況下是很多碼元在同時變化)。在涉及到觸發(fā)器的電路中，亞穩(wěn)態(tài)無法徹底消除，只能想辦法將其發(fā)生的概率將到最低。所以，一般只采用相等不相等的比較邏輯，避免使用減法器。當(dāng)讀寫地址的差值等于一個預(yù)設(shè)值的時候，空/滿信號被置位。在滿信號有效時寫數(shù)據(jù)，應(yīng)根據(jù)設(shè)計的要求，或保持、或拋棄重發(fā)。即無論在什么進修，都不應(yīng)出現(xiàn)讀寫地址同時對一個存儲器地址操作的情況。由于同步FIFO幾乎很少用到，這里只描述異步FIFO的空/滿標(biāo)志產(chǎn)生問題。在空的狀態(tài)下不能進行讀操作。 異步FIFO設(shè)計的難點[9] 異步FIFO設(shè)計難點概述 計異步FIFO有兩個難點：一是如何正確地設(shè)計空、滿指針以及幾乎滿等信號的控制電路；二是如何同步異步信號，使觸發(fā)器不產(chǎn)生亞穩(wěn)態(tài)。寫指針：指向下一個要寫入的地址的，寫完自動加1。讀指針：指向下一個讀出地址。讀時鐘：讀操作所遵循的時鐘，在每個時鐘沿來臨時讀數(shù)據(jù)。而對于寫速度慢于讀速度的應(yīng)用，F(xiàn)IFO的深度要根據(jù)讀出的數(shù)據(jù)結(jié)構(gòu)和讀出數(shù)據(jù)的由那些具體的要求來確定。在一個具體的應(yīng)用中也不可能由一些參數(shù)算數(shù)精確的所需FIFO深度為多少，這在寫速度大于讀速度的理想狀態(tài)下是可行的，但在實際中用到的FIFO深度往往要大于計算值。如一個8位的FIFO，若深度為8，它可以存儲8個8位的數(shù)據(jù)，深度為12 ，就可以存儲12個8位的數(shù)據(jù)，F(xiàn)IFO的深度可大可小，個人認為FIFO深度的計算并無一個固定的公式。 FIFO的一些重要參數(shù)[7]FIFO的寬度：也就是英文資料里?？吹降腡HE WIDTH，它只的是FIFO一次讀寫操作的數(shù)據(jù)位，就像MCU有8位和16位，ARM 32位等等，F(xiàn)IFO的寬度在單片成品IC中是固定的，也有可選擇的，如果用FPGA自己實現(xiàn)一個FIFO，其數(shù)據(jù)位，也就是寬度是可以自己定義的。另外，F(xiàn)IFO芯片還能提供對讀／寫指針的復(fù)位功能。讀寫操作一般會自動訪問存儲器中連續(xù)的存儲單元。寫地址產(chǎn)生模塊通常根據(jù)寫時鐘和寫有效信號來產(chǎn)生遞增的寫地址，而讀地址產(chǎn)生模塊則根據(jù)讀時鐘和讀有效信號來產(chǎn)生遞增的讀地址。讀地址產(chǎn)生模塊一般根據(jù)讀地址和寫地址的差來產(chǎn)生FIFO的空標(biāo)志。FIFO的接口信號包括異步寫時鐘（wrclk）和讀時鐘（rdclk）、與寫時鐘同步的寫有效（wren）和寫數(shù)據(jù)（wrdata）、與讀時鐘同步的讀有效（rden）和讀數(shù)據(jù)（rddata）。Decimal0123456789101112131415Binary01101110010111011110001001101010111100110111101111Gray01111011011110110011001101111111101010101110011000表21 格雷碼與十進制，二進制的轉(zhuǎn)換關(guān)系表 異步FIFO芯片簡介[3]FIFO芯片是一種具有存儲功能的高速邏輯芯片，可在高速數(shù)字系統(tǒng)中用作數(shù)據(jù)緩存。這種設(shè)計的指針為格雷碼計數(shù)器。　　格雷碼如表 21所示，在每一次計數(shù)增減時只改變其中的一位。將這種技術(shù)用于指針同步的 FIFO 設(shè)計可能會很慢?！　≡谶@種 FIFO 設(shè)計中，讀、寫指針的比較決定了 FIFO 的狀態(tài)。而且，由于使用脈沖同步時，來自較快時鐘域的讀、寫脈沖在較慢時鐘域的脈沖間至少必須有兩個時鐘周期，因此平均數(shù)據(jù)速率為最低時鐘頻率的一半。　　這種設(shè)計的不足之處是由計數(shù)器來判斷狀態(tài)，而不是直接比較讀、寫指針。這種設(shè)計的另一個優(yōu)點是每一端都可以讀其相應(yīng)的計數(shù)器，來判斷 FIFO 中還有多少項可用。這一功能的優(yōu)點在于訪問 FIFO 的電路至少有一個時鐘周期來評估 FIFO 的狀態(tài)。這種情況下，如果 FIFO 里只有一個數(shù)，并且有讀選通觸發(fā)，則必須置全空狀態(tài)，以給讀電路足夠的時間防止讀空 FIFO。這樣才能提前一個時鐘給出全滿標(biāo)志，使 FIFO 有足夠時間防止下一個數(shù)據(jù)寫入而產(chǎn)生溢出。這種設(shè)計的另一種考慮是及時檢測全滿/全空狀態(tài)。當(dāng) FIFO 中所有項均充滿時，寫端口狀態(tài)指示為滿，并在讀選通觸發(fā)后繼續(xù)指示 FIFO 滿，因為同步過程會使選通信號延遲送給寫計數(shù)器。脈沖同步器可以將一個時鐘域的時鐘寬度脈沖轉(zhuǎn)換為新時鐘域的時鐘寬度脈沖，每個脈沖都表示一次 FIFO 的讀或?qū)?。　　這種設(shè)計需要單時鐘寬度脈沖以及用于讀、寫選通的脈沖同步器，因為當(dāng)一個電平信號從一個時鐘域跨越到另一個更快的時鐘域時，在較快時鐘域中它能在更多的時鐘周期中保持有效?！　∽x選通信號累減讀計數(shù)器，并與寫時鐘域同步，因為它同時也累加寫計數(shù)器。當(dāng)對指針邏輯進行復(fù)位時，由于沒有數(shù)據(jù)可讀，讀計數(shù)器從零起始。計數(shù)器反映出可用于讀寫的 FIFO 項目號，計數(shù)器也與相應(yīng)的端口同步。　　現(xiàn)在指針邏輯的設(shè)計有多種方法。FIFO 中的寄存器使用寫端口時鐘，就像保持寄存器使用電路時鐘來改變寄存器內(nèi)容一樣。與單寄存器設(shè)計相同，F(xiàn)IFO 將數(shù)據(jù)保存在寄存器或存儲器中，同時同步狀態(tài)信號，判斷何時可以把數(shù)據(jù)寫入 FIFO 或從 FIFO 中讀出。在速度匹配時，F(xiàn)IFO 較快的端口處理猝發(fā)的數(shù)據(jù)傳輸，而較慢的端口則維持恒定的數(shù)據(jù)流。這些情況就要使用 FIFO 了。例如一種情況是某個傳輸電路猝發(fā)式發(fā)送數(shù)據(jù)，接收電路來不及采樣。對異步FIFO的設(shè)計方法作了簡要的總結(jié)，簡述了設(shè)計方法的不足之處，以及應(yīng)采取的措施。通過第二章第三章對異步FIFO具體介紹，在這張內(nèi)容中，重點描述了異步FIFO的實現(xiàn)方法。分析了異步FIFO的參數(shù)和設(shè)計的難點。通過簡單的與原理圖介紹了異步FIFO的實現(xiàn)框圖以及設(shè)計的相關(guān)技術(shù)和簡要工作原理。簡單介紹了所研究題目的發(fā)展?fàn)顩r，以及它的研究有意義。所以，一般只采用相等不相等的比較邏輯，避免使用減法器。當(dāng)讀寫地址的差值等于一個預(yù)設(shè)值的時候，空/滿信號被置位。在滿信號有效時寫數(shù)據(jù)，應(yīng)根據(jù)設(shè)計的要求，或保持、或拋棄重發(fā)。即無論在什么進修，都不應(yīng)出現(xiàn)讀寫地址同時對一個存儲器地址操作的情況。即用“結(jié)繩”將信號延長，用“同步”實現(xiàn)雙latch采樣，用“解繩”還原為原來的時鐘，保證另一個時鐘域也可以正確采樣，而接收方用相反的流程送回響應(yīng)信號。所以在使用雙鎖存器法時，應(yīng)該使原始信號保持足夠長的時間，以便另一個時鐘域的鎖存器對其進行正確的采樣。但是，這種方法同時帶來了對輸入信號的一級延時，需要在設(shè)計時鐘的時候加以注意。兩級寄存器的同步化處理單元由兩個觸發(fā)器串聯(lián)而成，中問沒有其它組合電路。2：采用兩極觸發(fā)器來同步異步輸入信號。對多個觸發(fā)器的輸出所組成的寫地址/讀地址可以采用格雷碼。 異步FIFO設(shè)計中存在的問題及解決辦法[1] 亞穩(wěn)態(tài)對于亞穩(wěn)態(tài)的解決方法主要有三種：1：對寫地址/讀地址采用格雷碼。在這兩個過程當(dāng)中，CPLD需要對地址線進行控制。當(dāng)StartPos超過整個RAM的最大容量時，就從0x000位置讀取。同理，讀出數(shù)據(jù)時。當(dāng)EndPos超過整個RAM的最大容量(RAM_SIZE)時，就需要循環(huán)返回，從0x000位置存放，一直到EndPos與StartPos重合。分別作為進入數(shù)據(jù)頭尾指針。根據(jù)FIFO的特點，需要將SRAM按地址存儲用程序控制成先進先出的結(jié)構(gòu)。同時HY64UD16322A支持DPD(Deep Power Down)模式，保證其在待機模式下功耗進一步降低。HY64UD16322A是高速、超低功耗32 Mbit SRAM，內(nèi)部具有2 097 152個16 bit字容量。靜態(tài)隨機存取存儲器SRAM(Static Random Access Memory)是一種非常重要的易失性存儲器，它的速度非?？?，并且能在快速讀取和刷新時保持數(shù)據(jù)完整性。由于讀寫雙方有可能處在不同的時鐘域，所以當(dāng)讀寫雙方交換信息的時候就需要處理信號采樣的亞穩(wěn)態(tài)情況。從邏輯上說，只需要讀出方把自己的記分牌的信息(清位信息)傳送給寫入方，同時寫入方把自己的記分牌的信息(置位信息)傳送給讀出方就可以了，即只要構(gòu)成兩條邏輯通道就可以滿足需求。讀出方讀出一個信元，修改自己記分牌的動作叫做清位。讀寫雙方都擁有自己的記分牌(Scoreboard)，這個記分牌可以由一個四位的寄存器來實現(xiàn)，每一位對應(yīng)一個信元區(qū)域。把RAM分成4個信元區(qū)域，讀寫地址的高二位指明信元區(qū)域，低六位指明信元區(qū)域內(nèi)的字節(jié)地址，這樣組合成8位讀寫地址。設(shè)定FIFO最多可以存放4個信元。（2）設(shè)計操作粒度為信元的定制FIFO。要實現(xiàn)這一功能通常有兩種方法：（1）調(diào)用廠商提供的以操作粒度為基本單元的通用FIFO，然后在這個FIFO的外面再加上一個“套子”。這種方法也適合于不定長包的處理。此時，需要進行自行FIFO設(shè)計。 FIFO設(shè)計技術(shù)簡介 基于信元的FIFO設(shè)計方法[2]設(shè)計者通常在FPGA上實現(xiàn)FIFO(先進先出寄存器)的時候，都會使用由芯片提供商所提供的FIFO。 2002年9月，美國威斯康星州大學(xué)的科研小組宣布，他們在室溫條件下通過操縱單個原子，研制出原子級的硅記憶材料，其存儲信息的密度是目前光盤的100萬倍。 1988年，法國人首先發(fā)現(xiàn)了巨磁電阻效應(yīng)，到1997年，采用巨磁電阻原理的納米結(jié)構(gòu)器件已在美國問世，它在磁存儲、磁記憶和計算機讀寫磁頭等方面均有廣闊的應(yīng)用前景。一個量子磁盤相當(dāng)于我們現(xiàn)在的10萬～100萬個磁盤，而能源消耗卻降低了1萬倍。把它徑向平均剖成5萬根，每根的厚度即約為1納米。納米是一種長度單位，符號為nm。用于微型計算機的光盤主要有CDROM、CDR/W和DVDROM等幾種。只讀型指光盤上的內(nèi)容是固定的，不能寫入、修