【正文】 三步 : a) 將 RTL描述轉(zhuǎn)換成未優(yōu)化的門級布爾描述 。 14 設(shè) 計(jì) 輸 入 r e n o i r 、 H d sH D L R T LR T L 　 仿 真 ，m o d e l s i m邏 輯 綜 合H D L g a t e f u n c t i o n a l功 能 仿 真m o d e l s i m布 局 布 線H D L g a t e t i m i n gH D L g a t e t i m i n g門 級 仿 真 m o d e l s i mV i t a l 或V e r i l o g 仿 真庫 圖 31 Modelsim 軟件開發(fā)流程 邏輯綜合和綜合工具 Synplify 而本論文采用的功能仿真工具是 modelsim, 在邏輯綜合中，我使用的是 SynPlicity公司的 SynPlify作為綜合工具，它是一個(gè)專門為 FPGA和 CPLD開發(fā)的邏輯綜合工具，支持 VHDL和 VerilogHDL硬件描述語言輸入，它可以生成綜合后的網(wǎng)表供用戶進(jìn)行功能仿真和驗(yàn)證。 ? 支持 SystemVerilog的設(shè)計(jì)功能； ? 對系統(tǒng)級描述語言的最全面支持， SystemVerilog, SystemC, PSL。 ? 源代碼模版和助手，項(xiàng)目管理 。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù)IP 核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是 FPGA/AjSIC設(shè)計(jì)的首選仿真軟件。作者在實(shí)現(xiàn)過程中選用了 Verliog HDL編寫代碼，相比 VHDL，它擁有廣泛的設(shè)計(jì)群體，其設(shè)計(jì)的資源也比 VHDL豐富，語法結(jié)構(gòu)自由，也相對容易掌握一些，可使用戶集中精力于設(shè)計(jì)工作中。最終，VHDL 和 Verilog HDL適應(yīng)了面向多領(lǐng)域、多層次、并得到 普遍認(rèn)同的標(biāo)準(zhǔn) HDL 語言，先后成為 IEEE標(biāo)準(zhǔn)。硬件描述語言發(fā)展至今已有加多年的歷史，已成功應(yīng)用于系統(tǒng)開發(fā)的各個(gè)階段 :設(shè)計(jì)、綜合、仿真、驗(yàn)證等。設(shè)計(jì)者可利用 HDL來描述自己的設(shè)計(jì)，然后利用 EDA工具進(jìn)行綜合和仿真，最后變?yōu)槟撤N目標(biāo)文件，再用 ASIC或 FPGA來具體實(shí)現(xiàn)。而且用原理圖表示的設(shè)計(jì)，通用性、可移植性也弱一些，所以在現(xiàn)代的設(shè)計(jì)中，越來越多的采用基于硬件描述語言的設(shè)計(jì)方式。它適于描述連接關(guān)系和接口關(guān)系，不適于描述邏輯功能。圖形輸入法是設(shè)計(jì)規(guī)模較小的電路時(shí)經(jīng)常采 用的方法，這種方法直接把設(shè)計(jì)的系統(tǒng)用原理圖的方式表現(xiàn)出來，具有直觀、形象的優(yōu)點(diǎn)，尤其對表現(xiàn)層次結(jié)構(gòu)、模塊化結(jié)構(gòu)更為方便。 第三章 EDA 開發(fā)環(huán)境介紹 本章著重介紹進(jìn)行 FPGA設(shè)計(jì)所采用的開發(fā)語言以及開發(fā)軟件。雖然空、滿標(biāo)志是保守的 ,但是這并不影響 FIFO功能的正確性 ,唯一影響的也就是 FIFO效率有所降低。其他值是不會出現(xiàn)的。這就是說計(jì)數(shù)器的真實(shí)值從 N1變到 N，那么無論是否發(fā)生錯(cuò)誤讀取的數(shù)不是 N1就是 N，而不會是其它的值。 小結(jié) 使用同步器的方法意味著計(jì)數(shù)器的取樣值很少處于亞穩(wěn)態(tài)，解決的是取樣問題，僅僅同步來解決亞穩(wěn)態(tài)問題是不夠的，重點(diǎn)應(yīng)該是減少取樣頻數(shù)。本文所應(yīng)用的方法是 設(shè)置一個(gè)額外的狀態(tài)位，將轉(zhuǎn)換得到的格雷碼指針轉(zhuǎn)換回二進(jìn)制指針， 地址位隨著相應(yīng)的操作遞增，指針由內(nèi)存的最后位置返回到初始位置 的時(shí)候狀態(tài)位取反。當(dāng)讀指針和寫指針相等也就是指向同一個(gè)內(nèi)存位置的時(shí)候， FIFO可能處于滿或空兩種狀態(tài)。假如 FIFO處于空的狀態(tài)，下一個(gè)讀動(dòng)作將會導(dǎo)致向下溢出（ underflow），一個(gè)無效的數(shù)據(jù)被讀 出 ；同樣，對于一個(gè)滿了的 FIFO，進(jìn)行寫動(dòng)作將會導(dǎo)致向上溢出（ overflow），一個(gè)有用的數(shù)據(jù)被新寫入的數(shù)據(jù)覆蓋。當(dāng)指針移動(dòng)到了內(nèi)存的最后一個(gè)位置時(shí)，它又重新跳回初始位置。 11 例如，一個(gè)由 8個(gè)寄存器組成的 FIFO，對于格雷碼編碼的指針，最壞情況下， FIFO被寫者判定為滿時(shí)，里面實(shí)際只存有五個(gè)數(shù)據(jù)（使用兩級同步器，可能需要三個(gè)周期同步，而在這三個(gè)周期內(nèi)都有讀動(dòng)作發(fā)生）；而對與二進(jìn)制編碼的指針， FIFO被判為滿時(shí)， FIFO里可能只有三個(gè)數(shù)據(jù)或更少（使用兩級同步器，最好的情況下，需要五個(gè)周期，而在這五個(gè)周期里都有讀動(dòng)作發(fā)生）。 FIFO；格雷碼指針只能用于大小為 2的冪的 FIFO。而不是用由格雷碼換算的二進(jìn)制碼計(jì)數(shù)器（它不能實(shí)現(xiàn)每個(gè)計(jì)數(shù)器換后只有 1位發(fā)生變化），必須使用真正的格雷碼計(jì)數(shù)器 ,該計(jì)數(shù)器實(shí)現(xiàn)方案如圖 23所示，將反饋的格雷碼指針先經(jīng)過一個(gè)轉(zhuǎn)換電路轉(zhuǎn)成 2進(jìn)制碼， +1后再輸出給格雷碼 —— 二進(jìn)制碼轉(zhuǎn)換電路，最后進(jìn)入寄存器。這就會避免計(jì)數(shù)器與時(shí)鐘同步的時(shí)候發(fā)生亞穩(wěn)態(tài)現(xiàn)象 ，比如 0111加 1后變成 1000，變化了 4位，采樣 4次，而格雷碼 0111加 1后變化成 0101，只變化了 1位，采樣 1次 ,出現(xiàn)亞穩(wěn)態(tài)的概率降低 4倍 。 .MTBF(tr) =Exp(tr/τ) /Tfα 公式中 tr 是有效的亞穩(wěn)態(tài)最大 分辨時(shí)間 ,f是時(shí)鐘頻率 ,T0和τ是由觸發(fā)器電路結(jié)構(gòu)、制造工藝等決定的參數(shù) ,表征了其工作最大速度 .以上參數(shù)在特定應(yīng)用下是不變的常數(shù) ,α是異步輸入每秒的變化次數(shù)。但是對應(yīng)的會對數(shù)據(jù)傳送增加兩級觸發(fā)緩存。下面引出一個(gè)問題： 如何避免亞穩(wěn)態(tài)產(chǎn)生 解決這一問題的方法有兩種，并且可以同時(shí)使用。經(jīng)過 resolution time 之后 Q 端將穩(wěn)定到0 或 1 上，但是究竟是 0 還是 1，這是隨機(jī)的，與輸入沒有必然的關(guān)系。 此時(shí)觸發(fā) 器輸出端 Q 在有效時(shí)鐘沿之后比較長的一段時(shí)間處于不確定的狀態(tài)，在這段時(shí)間里 Q 端毛刺、振蕩、固定的某一電壓值，而不是等于數(shù)據(jù)輸入端 D 的值。 DSRAMWR _P TRRD _P TRS TATUSwcl k r clkwr _ pt r4 . wcl k5 . r clk7 . em pt y8 . f ul l1 . rstn rstn6 . di n 9 . dout3 . r de nwr _ pt r _ gray rd _ pt r _ gray2 . wr enwea r eard _ pt r 圖 1 異步 FIFO 結(jié)構(gòu)總圖 異步時(shí)鐘域下，難免會遇到亞穩(wěn)態(tài)問題，所謂亞穩(wěn)態(tài)，就 是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。 電路總體結(jié)構(gòu)包括四個(gè)模塊，寫地址控制模塊，讀地址控制模塊，空滿標(biāo)志生成電路和DSRAM模塊。在寫時(shí)鐘域下，由寫地址產(chǎn)生邏輯生成寫端口的地址及寫控制信號；在讀時(shí)鐘域下，由讀地址產(chǎn)生邏輯生成讀端口的地址及讀控制信號。在論文最后分別是致謝、參考文獻(xiàn)，附錄。第四章對主要模塊的設(shè)計(jì)過程進(jìn)行詳細(xì)敘述，給出重點(diǎn)問題模塊的 Verilog語言代碼，并給出各模塊仿真結(jié)果。第二章將列出重點(diǎn)問題解決方案。 本文的主要工作和論文安排 論文主要內(nèi)用由 5章構(gòu)成。 在以上方針下，對傳統(tǒng)的結(jié)構(gòu)進(jìn)行一些優(yōu)化，確定一種通用的異步 FIFO的結(jié)構(gòu)，使用RTL級硬件描述語言對其進(jìn)行建模，完成功能仿真。在涉及到觸發(fā)器的電路中，亞穩(wěn)態(tài) 無法徹底消除，只能想辦法將其發(fā)生的概率將到最低。怎樣判斷 FIFO的滿 /空就成了 FIFO設(shè)計(jì)的核心問題。為了保證數(shù)據(jù)正確的寫入或讀出，而不發(fā)生益處或讀空的狀態(tài)出現(xiàn)，必須保證 DSRAM在滿的情況下，不能進(jìn)行寫操作。設(shè)計(jì)中包括兩個(gè)重點(diǎn)，同時(shí)也是難點(diǎn)。異 步 FIFO 是解決這些問題一種簡便、快捷的解決方案。當(dāng)寫使能有效， FIFO 中有空間而非滿時(shí)，寫入信號用于控制數(shù)據(jù)的寫入，所寫數(shù)據(jù)寫入寫指針?biāo)傅碾p端口 RAM中的存儲單元，并且寫指針加 1。典型的異步 FIFO 由異步雙端口 RAM和控制邏輯構(gòu)成，后者包含讀指針，寫指針，讀允許，寫允許，以及空滿信號，當(dāng)讀允許，F(xiàn)IFO 中有數(shù)據(jù)而非空時(shí)，讀出信號用于控制數(shù)據(jù)的讀出，所讀數(shù)據(jù)來自讀指針?biāo)傅碾p端口 RAM 中的存儲單元，并且讀指針加 1。例如當(dāng)寫入時(shí)鐘比讀出時(shí)鐘快時(shí)，未讀走的數(shù)據(jù)有可能被新數(shù)據(jù)覆蓋，因而導(dǎo)至數(shù)據(jù)丟失。如何避免亞穩(wěn)態(tài)的產(chǎn)生，保持系統(tǒng)的穩(wěn)定，順利完成數(shù)據(jù)的傳輸就成為一個(gè)重要的問題，這也是異步電路設(shè)計(jì)中最為棘手的問題。正如在數(shù)學(xué)中描述的一樣，物理系統(tǒng)中一個(gè)事件取 樣另一個(gè)事件產(chǎn)生了不可預(yù)知的結(jié)果。顯然， 0=00， 0+=0+0。 這時(shí)，亞穩(wěn)態(tài)問題是異步數(shù)據(jù)傳輸過程面臨的主要問題，舉個(gè)例子假設(shè)一個(gè)信號在 t=0時(shí)刻瞬間從 0變?yōu)?1，那么信號在 t=0時(shí)刻的值究竟是多少？是 0還是 1，或者在兩者之間？在亞穩(wěn)態(tài)中，這個(gè)問題被定義的兩個(gè)時(shí)刻回避了，分別是 0和 0+。異步 FIFO是指發(fā)送用一種速率而接收用另一速率，也就是讀寫時(shí)鐘不一致，讀寫時(shí)鐘是互相獨(dú)立的。同步 FIFO 是指讀時(shí)鐘和寫時(shí)鐘為同一個(gè)時(shí)鐘。另外對于不同寬度的數(shù)據(jù)接口也可以用 FIFO，例如單片機(jī)位 8位數(shù)據(jù) 輸出，而 DSP可能是 16位數(shù)據(jù)輸入，在單片機(jī)與 DSP連接時(shí)就 可以使用 FIFO來達(dá)到數(shù)據(jù)匹配的目的。 the second is how to design the signal of the control circuit like empty, full. This article described the background of asynchronous FIFO circuit, design ideas, and implementation. The whole system’s major difficulty is: How to obtain accurate and stable full/empty signal ,use reasonable code. All functions were described by Verilog, and it was simulated under the Moderlsim , then we synthesized the list by the software called Synplify pro, and finally we had DC synthesis , finished the function report of the results show the accuracy and reliability of design .In the design, it use gray code to avoid Metastable ,and it also use careful empty/full judgment. The fifo has simple structure , brief flow , clear procedure arrangement , easy synthesis , high dependability and so many advantages. It must be good used in asynchronous signal transmission. Key words: asynchronous Clock domain,FIFO, gray code, full/empty signal 6 第一章 緒論 FIFO 的研究背景與意義 FIFO是英文 First In First Out 的縮寫，是一種先進(jìn)先出的數(shù)據(jù)緩存器，他與普通存儲器的區(qū)別是沒有外部讀寫地址線，這樣使用起來非常簡單，但缺點(diǎn)就是只能順序?qū)懭霐?shù)據(jù)，順序的讀出數(shù)據(jù)，其數(shù)據(jù)地址由內(nèi)部讀寫指針自動(dòng)加 1完成，不能像普通存儲器那樣可以 由地址線決定讀取或?qū)懭肽硞€(gè)指定的地址。 通過對設(shè)計(jì)進(jìn)行簡單的修改，即可用于各種不同的系統(tǒng)的設(shè)計(jì)，經(jīng)過充分測試和優(yōu)化，該異步FIFO運(yùn)行穩(wěn)定， 可以很好的應(yīng)用于異步信號之間的數(shù)據(jù)傳輸中 。 本論文所設(shè)計(jì)的 FIFO采用 Verilog VHDL語言 進(jìn)行描述 , 并在 Modelsim環(huán)境下進(jìn)行了仿真 ,結(jié)果表明了該設(shè)計(jì)的正確性和可靠性，然后通過 synplify pro軟件綜合出門級網(wǎng)表，最后進(jìn)行了 DC綜合，完成了設(shè)計(jì)的性能報(bào)告。 文章介紹說明了異步 FIFO電路的背景，設(shè)計(jì)思路，實(shí)現(xiàn)方法等。 整個(gè)系統(tǒng)的的主要難點(diǎn)是： 一是如何同步異步信號，使觸發(fā)器不產(chǎn)生亞穩(wěn)態(tài)；二是如何正確地設(shè)計(jì)空、滿等信號的控制電路。如何設(shè)計(jì)一個(gè)高可靠性、高速的異步 FIFO電路便成為一個(gè)難點(diǎn)。 異步 FIFO是一種先進(jìn)先出的電路，使用在需要數(shù)據(jù)接口的地方，用來 存儲、緩沖在兩個(gè)異步時(shí)鐘之間的數(shù)據(jù)傳輸。 新 一代 FIFO芯片容量越來越大，體積越來越小，價(jià)格越來越便宜。異步 FIFO（ First In First Out）是解決這個(gè)問題一種簡便、快捷的解決方案。 華中科技大學(xué)文華學(xué)院 畢業(yè)設(shè)計(jì)（論文） 題目： 高速異步 FIFO的設(shè)計(jì)與仿真 學(xué) 生 姓 名： 孫光源 學(xué)號： 080110011111 學(xué) 部 （系）： 信息學(xué)部電子科學(xué)與技術(shù)系 專 業(yè) 年 級： 電子科學(xué)與技術(shù) 2021級 指 導(dǎo) 教 師： 雷鑑銘 職稱 或?qū)W位 ： 副教授 2021 年 5 月 13日 2 摘要 .............................................