【正文】 中的嵌入式邏輯分析儀SignalTap II對(duì)系統(tǒng)進(jìn)行硬件仿真[3]。引腳分配完成后使用同樣的方法將未用引腳設(shè)置為高阻態(tài)，將nCEO設(shè)置為I∕O口，完成這些設(shè)置后點(diǎn)擊Start Compilation進(jìn)行編譯，編譯成功后電路圖中各端口處顯示相應(yīng)的引腳編號(hào)如圖57所示。圖56 調(diào)試電路仿真波形 調(diào)試電路引腳分配同前面章節(jié)異步FIFO電路引腳分配相似，使用Quartus II Planner工具欄對(duì)調(diào)試電路分配引腳，引腳表如表52所示。圖55 調(diào)試電路利用Quartus II軟件的波形編輯器對(duì)該調(diào)試電路進(jìn)行時(shí)序仿真，其仿真波形如圖56所示。8 bit偽隨機(jī)數(shù)據(jù)隊(duì)列產(chǎn)生模塊的VHDL設(shè)計(jì)程序見(jiàn)附錄。PLL鎖相環(huán)使用Altera的Mega Wizard PlugIn Manager工具定制。為了不影響完成的異步FIFO硬件電路的功能，該調(diào)試電路使用另一塊核心板裝載運(yùn)行，將調(diào)試電路輸出的兩個(gè)異步時(shí)鐘和隨機(jī)數(shù)據(jù)隊(duì)列分別作為測(cè)試異步FIFO硬件電路的異步讀寫(xiě)時(shí)鐘輸入和數(shù)據(jù)輸入。該異步FIFO電路能實(shí)現(xiàn)任意兩個(gè)異步讀寫(xiě)時(shí)鐘輸入，并在讀寫(xiě)使能開(kāi)關(guān)的控制下，能實(shí)現(xiàn)寬度為8 bit的輸入數(shù)據(jù)隊(duì)列在兩個(gè)異步時(shí)鐘域之間進(jìn)行先進(jìn)先出的數(shù)據(jù)傳輸。其中（1819，AC）區(qū)域引腳為寫(xiě)時(shí)鐘輸入端，（0809，AC）區(qū)域引腳為讀時(shí)鐘輸入端，（2426，WD（右））區(qū)域引腳為輸入數(shù)據(jù)端，（1819，CE（右））區(qū)域引腳為寫(xiě)滿標(biāo)志（full）輸出端，（0809，CE（右））區(qū)域引腳為讀空標(biāo)志（empty）輸出端，（0103，WD（右））區(qū)域引腳為輸出數(shù)據(jù)端。完成這些設(shè)置后點(diǎn)擊Start Compilation進(jìn)行編譯，編譯成功后電路圖中各端口處顯示相應(yīng)的引腳編號(hào)如圖53所示。其中rst引腳分配為144引腳，其對(duì)應(yīng)為核心板的自帶按鍵，本設(shè)計(jì)使用此按鍵作為系統(tǒng)復(fù)位鍵。但在此之前，仍需對(duì)設(shè)計(jì)的異步FIFO電路進(jìn)行相應(yīng)的引腳分配，使系統(tǒng)下載入核心板后能按照設(shè)計(jì)要求正常工作，外設(shè)電路板也需根據(jù)引腳分配情況，將相應(yīng)功能區(qū)域引腳接入核心板。開(kāi)發(fā)板電路的（1819，AC）區(qū)域引腳為寫(xiě)時(shí)鐘輸入引腳，（0809，AC）區(qū)域引腳為讀時(shí)鐘輸入引腳，（26，MO）區(qū)域引腳為Vcc引腳，（1314，H）區(qū)域引腳為控制信號(hào)輸入引腳，（01，MO）區(qū)域引腳為接地引腳，（2426，WD（右））區(qū)域引腳為輸入數(shù)據(jù)引腳，（1819，CE（右））區(qū)域引腳為寫(xiě)滿狀態(tài)（full）引腳，（0809，CE（右））區(qū)域引腳為讀空狀態(tài)（empty）引腳，（0103，WD（右））區(qū)域引腳為輸出數(shù)據(jù)引腳。另外，在外設(shè)板上還需要焊接一定數(shù)量的引腳來(lái)作為相應(yīng)的讀寫(xiě)時(shí)鐘輸入端和數(shù)據(jù)輸入輸出端，焊接完成的外設(shè)電路板如圖52所示。第5章 硬件仿真與實(shí)現(xiàn) 外部電路焊接由于本課題使用EP2C5T144C8N核心板最小系統(tǒng)，其外設(shè)遠(yuǎn)不能滿足設(shè)計(jì)要求，所以仍需焊接相應(yīng)的外設(shè)電路板來(lái)連接開(kāi)發(fā)板以完成異步FIFO電路的硬件實(shí)物設(shè)計(jì)。圖45和圖46的仿真波形表明所設(shè)計(jì)的異步FIFO電路的整體功能達(dá)到了預(yù)期的設(shè)計(jì)要求。和圖45相似，這同樣表明系統(tǒng)同時(shí)進(jìn)行了讀寫(xiě)操作，由于寫(xiě)操作速度快于讀操作，異步FIFO只會(huì)處于寫(xiě)滿狀態(tài)，而不會(huì)進(jìn)入讀空狀態(tài)。另外，輸出數(shù)據(jù)隊(duì)列與輸入數(shù)據(jù)隊(duì)列相同，也表明該電路實(shí)現(xiàn)了先入先出的功能，輸入輸出隊(duì)列之間的延時(shí)是由同步電路和程序的運(yùn)行時(shí)間造成的。對(duì)于圖45，將系統(tǒng)復(fù)位端置1，將讀寫(xiě)使能均置位，一段時(shí)間后異步FIFO間歇性處于讀空狀態(tài)，但始終不處于寫(xiě)滿狀態(tài)，輸出數(shù)據(jù)隊(duì)列與輸入數(shù)據(jù)隊(duì)列相同，但會(huì)有一定的延時(shí)。該仿真波形表明讀使能端控制系統(tǒng)只進(jìn)行讀操作讀取數(shù)據(jù)，由于不進(jìn)行寫(xiě)操作，雙端口RAM存儲(chǔ)器存儲(chǔ)單元會(huì)始終處于讀空狀態(tài)，這表明所設(shè)計(jì)的異步FIFO電路的讀操作功能達(dá)到了預(yù)期的設(shè)計(jì)要求。圖43 寫(xiě)操作功能時(shí)序仿真測(cè)試波形 讀操作功能時(shí)序仿真與測(cè)試對(duì)于讀操作功能的時(shí)序仿真測(cè)試波形如圖44所示。從圖中可以看出，將系統(tǒng)復(fù)位端置1，將寫(xiě)使能置位，讀使能復(fù)位，經(jīng)過(guò)一段時(shí)間后，數(shù)據(jù)輸出始終不變，讀空標(biāo)志始終為0，寫(xiě)滿標(biāo)志始終為1，這表明異步FIFO電路始終處于寫(xiě)滿狀態(tài)。該仿真波形表明所設(shè)計(jì)的異步FIFO電路的復(fù)位鍵能控制系統(tǒng)的全局操作，復(fù)位功能達(dá)到了預(yù)期的設(shè)計(jì)要求。 復(fù)位功能軟件仿真與測(cè)試對(duì)于復(fù)位功能的時(shí)序仿真測(cè)試波形如圖42所示。將各模塊整合后的異步FIFO電路的頂層實(shí)體如圖41所示，其中g(shù)ray模塊是格雷碼計(jì)數(shù)器模塊，G2B模塊是格雷碼∕自然碼轉(zhuǎn)換模塊，full_empty是空滿標(biāo)志產(chǎn)生模塊，dram模塊是雙端口RAM。（7） 定制生成的雙端口RAM外部接口如圖39所示。（5） 設(shè)置完存儲(chǔ)深度和數(shù)據(jù)寬度后進(jìn)入時(shí)鐘設(shè)置界面，選擇獨(dú)立的讀寫(xiě)時(shí)鐘，并添加讀使能。存儲(chǔ)方式選擇bit方式，即“As a number of bits”。然后選擇Cyclone II器件和VHDL文件格式，輸入RAM存放路徑和模塊名。圖37 空滿標(biāo)志產(chǎn)生模塊頂層電路圖圖38 空滿標(biāo)志產(chǎn)生模塊 雙端口RAM本課題設(shè)計(jì)的異步FIFO的存儲(chǔ)器是一個(gè)存儲(chǔ)深度為128 bit，數(shù)據(jù)寬度為8 bit的雙端口RAM，該RAM使用Altera的Mega Wizard PlugIn Manager工具定制，定制主要參數(shù)設(shè)置過(guò)程如下：（1）打開(kāi)Mega Wizard PlugIn Manager對(duì)話框，選擇“Create a new custom megafunction variation”定制新的宏功能模塊?？諠M標(biāo)志產(chǎn)生模塊的頂層設(shè)計(jì)電路如圖37所示，其中empty_cmp模塊和full_cmp模塊分別是讀空標(biāo)志判定模塊和寫(xiě)滿標(biāo)志判定模塊。這種情況從存儲(chǔ)器的角度來(lái)看，存儲(chǔ)器的存儲(chǔ)空間好像變小，然而這種情況是毫無(wú)壞處的，能很好的避免錯(cuò)誤的發(fā)生，因?yàn)楫?dāng)FIFO真的讀空或?qū)憹M了，而不去阻止讀操作或?qū)懖僮鞯倪M(jìn)行將會(huì)出現(xiàn)多讀或溢出的錯(cuò)誤，影響異步FIFO的性能[2]。這樣從讀操作的角度來(lái)看，就會(huì)發(fā)生就會(huì)發(fā)生少寫(xiě)的的現(xiàn)象，也就是異步FIFO判定為讀空時(shí)，F(xiàn)IFO實(shí)際上可能未空，因?yàn)閷?xiě)操作可能正在發(fā)生，寫(xiě)指針仍在變化，但這從讀操作的角度是“看不到的”；同理從寫(xiě)操作的角度來(lái)看，也會(huì)出現(xiàn)類(lèi)似的情況，即異步FIFO判定為寫(xiě)滿時(shí)，F(xiàn)IFO實(shí)際上可能未滿。139。139。當(dāng)讀寫(xiě)指針的狀態(tài)標(biāo)志位和地址位完全相同時(shí)，表明執(zhí)行了相同次數(shù)的讀寫(xiě)操作，此時(shí)異步FIFO處于讀空狀態(tài)；當(dāng)讀寫(xiě)指針的狀態(tài)標(biāo)志位不同，而地址位完全相同時(shí)，表明寫(xiě)操作比讀操作多進(jìn)行了一次循環(huán)，此時(shí)異步FIFO處于寫(xiě)滿狀態(tài)。本課題設(shè)計(jì)的異步FIFO存儲(chǔ)深度為128 bit，那么讀寫(xiě)指針應(yīng)有4個(gè)地址位，本設(shè)計(jì)使用5 bit的讀寫(xiě)指針，其最高位作為額外增加的狀態(tài)標(biāo)志位，剩下的低4位為地址位。當(dāng)讀指針和寫(xiě)指針相等時(shí)，F(xiàn)IFO要么處于讀空狀態(tài)，要么處于寫(xiě)滿狀態(tài)。按照此原理，當(dāng)全局復(fù)位信號(hào)復(fù)位后，異步FIFO應(yīng)該處于讀空狀態(tài)。為了避免這種情況發(fā)生，異步FIFO系統(tǒng)對(duì)存儲(chǔ)器設(shè)置了讀空和寫(xiě)滿兩個(gè)狀態(tài)標(biāo)志。對(duì)于異步FIFO系統(tǒng)，有兩個(gè)獨(dú)立的控制指針——讀指針和寫(xiě)指針，讀操作和寫(xiě)操作獨(dú)立運(yùn)行。當(dāng)指針移動(dòng)到最后一個(gè)存儲(chǔ)單元后，它又重新回到起始位置繼續(xù)進(jìn)行讀寫(xiě)操作?？諠M標(biāo)志產(chǎn)生的基本原則是無(wú)論在什么情況下，都不會(huì)出現(xiàn)存儲(chǔ)器對(duì)同一存儲(chǔ)地址同時(shí)進(jìn)行讀寫(xiě)操作的情況，也就是存儲(chǔ)器寫(xiě)滿后不產(chǎn)生溢出，讀空后不進(jìn)行多讀[2]。程序編譯成功后生成的格雷碼∕自然碼轉(zhuǎn)換模塊如圖35所示，利用Quartus II軟件的波形編輯器對(duì)該模塊進(jìn)行時(shí)序仿真，其仿真波形如圖36所示。n位格雷碼轉(zhuǎn)換為自然二進(jìn)制碼的法則為：Bn = Gn，Bi = Gi⊕Bi+1 (i≠n)，其中G表示格雷碼，B標(biāo)志自然二進(jìn)制碼。從仿真波形可以看出，該模塊將輸入的異步碼與輸入時(shí)鐘同步后輸出同步碼，由延時(shí)時(shí)間可以看出其滿足二級(jí)同步要求。同步模塊的VHDL設(shè)計(jì)程序見(jiàn)附錄。圖31 格雷碼計(jì)數(shù)器模塊圖32 5 bit格雷碼計(jì)數(shù)器仿真波形 同步模塊為了降低亞穩(wěn)態(tài)發(fā)生的概率，本課題使用前章所介紹D觸發(fā)器二級(jí)同步將異步信號(hào)同步化。5 bit格雷碼計(jì)數(shù)器模塊的VHDL設(shè)計(jì)程序見(jiàn)附錄。第3章 模塊設(shè)計(jì)與實(shí)現(xiàn) 格雷碼計(jì)數(shù)器模塊為了降低亞穩(wěn)態(tài)發(fā)生的概率，本課題將讀、寫(xiě)地址轉(zhuǎn)化為格雷碼進(jìn)行計(jì)數(shù)，由于格雷碼是一種錯(cuò)誤最小化編碼方式，它在任意相鄰的兩個(gè)數(shù)間轉(zhuǎn)換時(shí)只有一個(gè)數(shù)位發(fā)生變化，其發(fā)生亞穩(wěn)態(tài)的可能性遠(yuǎn)低于自然二進(jìn)制碼，大大增加了電路的可靠性。 驗(yàn)證異步FIFO電路整體功能系統(tǒng)復(fù)位后，將讀寫(xiě)使能均置位，系統(tǒng)能同時(shí)進(jìn)行讀寫(xiě)操作。 驗(yàn)證寫(xiě)操作功能系統(tǒng)復(fù)位后，將寫(xiě)使能置位，讀使能復(fù)位，則系統(tǒng)只能進(jìn)行寫(xiě)操作寫(xiě)入數(shù)據(jù)，所以經(jīng)過(guò)一段時(shí)間后由于雙端口RAM存儲(chǔ)器存儲(chǔ)單元被寫(xiě)滿，異步FIFO應(yīng)該始終處于寫(xiě)滿狀態(tài)，數(shù)據(jù)輸出始終不變。 異步FIFO驗(yàn)證方案根據(jù)異步FIFO的基本原理和本課題的設(shè)計(jì)方案，若所設(shè)計(jì)的異步FIFO電路能實(shí)現(xiàn)如下預(yù)期設(shè)計(jì)功能，則該異步FIFO電路符合設(shè)計(jì)要求。當(dāng)且僅當(dāng)Q1的躍變非常接近時(shí)鐘沿的時(shí)候，Q2才會(huì)進(jìn)入亞穩(wěn)態(tài)[2]，這就大大提高了系統(tǒng)的可靠性。（2） 使用觸發(fā)器同步異步信號(hào)。雖然亞穩(wěn)態(tài)沒(méi)法避免，但可以通過(guò)下面兩種方法降低亞穩(wěn)態(tài)發(fā)生的概率[12]：（1） 對(duì)讀寫(xiě)地址使用格雷碼計(jì)數(shù)器。這種情況會(huì)使系統(tǒng)中存在未知態(tài)，輸出將有可能是邏輯0或者邏輯1,或者是介于兩者之間的任何值，這個(gè)過(guò)程稱(chēng)為亞穩(wěn)態(tài)。亞穩(wěn)態(tài)是一種物理現(xiàn)象，必然發(fā)生在異步FIFO電路中。 異步FIFO設(shè)計(jì)難點(diǎn)異步FIFO設(shè)計(jì)存在兩個(gè)難點(diǎn)：一是如何同步異步信號(hào)，降低亞穩(wěn)態(tài)發(fā)生概率；二是如何正確產(chǎn)生存儲(chǔ)器的空滿標(biāo)志[8]。在寫(xiě)時(shí)鐘域，寫(xiě)地址產(chǎn)生邏輯產(chǎn)生寫(xiě)地址和寫(xiě)控制信號(hào)，在讀時(shí)鐘域，讀地址產(chǎn)生邏輯產(chǎn)生讀地址和讀控制信號(hào)。讀時(shí)鐘讀地址讀控制讀數(shù)據(jù)寫(xiě)地址寫(xiě)控制寫(xiě)數(shù)據(jù)雙端口RAM寫(xiě)地址產(chǎn)生邏輯讀地址產(chǎn)生邏輯同步電路空滿標(biāo)志產(chǎn)生邏輯寫(xiě)時(shí)鐘復(fù)位圖22 異步FIFO基本結(jié)構(gòu)圖由結(jié)構(gòu)圖可以看出該系統(tǒng)為環(huán)狀結(jié)構(gòu)，存在兩個(gè)完全獨(dú)立的時(shí)鐘域——寫(xiě)時(shí)鐘域和讀時(shí)鐘域。當(dāng)RAM中數(shù)據(jù)寫(xiě)滿時(shí)產(chǎn)生一個(gè)寫(xiě)滿標(biāo)志，不能再往RAM寫(xiě)入數(shù)據(jù)；當(dāng)RAM中數(shù)據(jù)讀空時(shí)產(chǎn)生一個(gè)讀空標(biāo)志，不能再?gòu)腞AM讀出數(shù)據(jù)。復(fù)位后，通過(guò)讀寫(xiě)使能控制讀寫(xiě)操作。最后結(jié)論對(duì)本次畢業(yè)設(shè)計(jì)進(jìn)行了歸納和綜合，概括了所取得的成果和存在的不足，以及對(duì)進(jìn)一步開(kāi)展研究的見(jiàn)解與建議。第四章為時(shí)序仿真與實(shí)現(xiàn)，通過(guò)層次化、描述語(yǔ)言和圖形輸入相結(jié)合的方法將各模塊整合為異步FIFO頂層模塊，并通過(guò)Quartus II軟件的波形編輯器對(duì)其進(jìn)行時(shí)序仿真和分析。第二章為異步FIFO設(shè)計(jì)要求及基本原理，首先介紹了本課題的設(shè)計(jì)要求，然后對(duì)異步FIFO的結(jié)構(gòu)、基本原理以及其設(shè)計(jì)難點(diǎn)進(jìn)行了分析，并由此歸納出系統(tǒng)的設(shè)計(jì)模塊和預(yù)期功能。 本課題主要研究?jī)?nèi)容本課題基于FPGA技術(shù)，在Cyclone II系列的EP2C5T144C8N芯片的基礎(chǔ)上，選用Quartus II軟件利用VHDL 硬件描述語(yǔ)言進(jìn)行邏輯描述，并采用層次化、描述語(yǔ)言和圖形輸入相結(jié)合的方