【正文】 national Workshop on Factory Communication System，2020， 115～ 218. 18 附錄 library ieee。 在應用 VHDL 的過程中讓我真正領會到了其并行運行與其他軟件順序執(zhí)行的差別及其在電路設計上的優(yōu)越性。在編程時，我充分使用了結構化的思想，這樣程序檢查起來也比較方便，調試時也給了我很大方便，只要一個模塊一個模塊的進行調就可以了，充分體現了結構化編程的優(yōu)勢。系統(tǒng)具有簡單、工作穩(wěn)定可靠等優(yōu)點．具有一定的實際意義。運用層次化設計方法，完成各電路模塊的連接。 (2) 設計初期由于對實驗箱的應用范圍了解不深入，致使后來在程序下載過程中出現無法匹配的錯誤，該設計不支持 Qurtus2，最后改用 MAXPLUS2 完成設計，并制作出作品。 [3]在元器件布局過程中發(fā)現元器件的引腳之間實際該有導線連接上的而布線時卻沒有連上，這多為畫圖問題。例： NodeR12 not found；這種錯誤為元件引腳標識與元件封裝引腳標識不一致，這種情況多發(fā)生在自己制作的封裝上。 制板過程 在做 PCB 板時注意元件的封裝，否則將會有 [1]丟失元件錯誤例： Component R1 not found；這種錯誤多為封裝錯誤，應該在 Schematic document 文檔電路圖中修改對應的元件封裝。 引腳分配時要注意引腳的輸入輸出關系，否則將無法正常的進行數據傳輸。 (5) 整機聯(lián)調，使數字秒表電路按要求正常工作。 (3) 將脈沖信號產生的 1024HZ 的脈沖送入計數器的 CP 端，接入主控制器的狀態(tài)信號，并把主控制器的狀態(tài)轉換信號送入主控制器的 CP 端，觀察計數器是否正常計數并進行秒表顯示。 (2) 將脈沖信號產生的 1024HZ 的脈沖送入主控制器的 CP 端，觀察主控制器的狀態(tài)是否按周期規(guī)律規(guī)律變化。 電路組裝與調試 在實驗箱上按各單元電路分別連接主控制器、計數器、數字顯示譯碼器和脈沖信號發(fā)生器。刷松香的作用有兩個：一是防止 PCB 板上的銅線被空氣中的氧所氧化；二是在以 15 后的焊接中更容易焊接并提高焊點的可靠性。需要注意在腐蝕過程中不斷攪拌三氯化鐵溶液，可以使 PCB板的腐蝕速度加快。轉印完成后檢查轉印的碳跡是否有斷線，若有則用油漆或碳筆將斷線連接起來，然后把 PCB 板放到三氯化鐵的水溶液中進行腐蝕。 PCB 板布線完成后即用轉印紙將所有的板層打印出來。如果有兩條相距較近的信號線，最好在兩線之間走一條接地線，這樣可以起到屏蔽作用。在滿足電路性能的前提下，還要考慮元器件擺放整齊、美觀，便于測試，板子的機械尺寸，插座的位置等也需認真考慮。是絕緣的防護層，可以保護銅線，也可以防止零件被焊到不正確的地方。這些線路被稱作導線或稱布線，并用來提供 PCB 板上零件的電路連接。 PCB 板本身的基板是由絕緣隔熱、且不易彎曲的材料所制作成。線寬一般選擇在 ～ 2mm 之間。另一個需要修改的參數是 PCB 板的線寬。重新布置元件位置后，根據需要修改布線參數。然后在 Document 文擋新建 PCB document文件，裝載網絡表。 PCB 板制作 本設計的 PCB 電路板通過 Protel99 來完成。 ⒋ 硬件電 路的設計與調試 本系統(tǒng)的主要邏輯設計由一片 EPF10K10LC844 芯片完成，編寫的 VHDL 源程序在Altera 公司的邏輯綜合工具 Max+PlusⅡ下經過編譯和功能仿真測試后，針對下載芯片進行管腳配置，下載到 EPF10K10LC844 芯片中，進行相應的硬件調試，調試結果與軟件仿真的結果相吻合，驗證了設計完成了預定功能 [13]。 (5) 數字秒表整個系統(tǒng)的仿真（如圖 11 所示） 圖 11 數字秒表起始工作的仿真圖狀態(tài)仿真圖 分析：秒表開始從零開始計數，每次增加 10ms。每來兩個時鐘脈沖， s_1ms 加 1，當 s_1ms 滿十時， s_10ms 加 1，依次類推， s_10ms 滿十的時候，s_100ms 加 1 等等作為輸出 [11]。 (3) 計時電路模塊的仿真（如圖 6～ 圖 8 示） a、 十進制計數器的仿真（如圖 6 示 ） b、 六進制計數器的仿真（如圖 7 示） c、 計數器的仿真（如圖 8） 圖 6 進制計數器的仿真 圖 7 進制計數器的仿真圖 12 圖 8 計數器的仿真圖 分析： clk 為時鐘脈沖脈沖， s_1ms 是毫秒計數值， s_10ms 是十毫秒計數器，s_100ms 是百毫秒計數器， s_1s 是秒計數器， s_10s 是十秒計數器， m_1min 是分計數器， s_10min 是十分計數器， hour 是小時計數器。 (1) 時基分頻模塊的仿真（如圖 4 示） 圖 4 基分頻模塊的仿真 分析： CLK 為時鐘信號的輸入 ， CO 為分頻輸出信號。 10 ARCHITECTURE ART OF BCD7 IS BEGIN LED=1111110WHEN BCD =0000 ELSE 0110000WHEN BCD =0001 ELSE 1101101WHEN BCD =0010 ELSE 1111001WHEN BCD =0011 ELSE 0110011WHEN BCD =0100 ELSE 1011011WHEN BCD =0101 ELSE 1011111WHEN BCD =0110 ELSE 1110000WHEN BCD =0111 ELSE 1111111WHEN BCD =1000 ELSE 1111011WHEN BCD =1001 ELSE 0000000。 LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 USE 。 ② BCD 七段譯碼器 LIBRARY IEEE。 END PROCESS。 ……………………………… ………………………… …… END CASE。 END MULX。 OUTBCD:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 M_10MIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_10S:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_100MS:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 9 S_1MS:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。部分源程序： ① 數據選擇器 LIBRARY IEEE。計 時電路產生的值經過 BCD 七段譯碼后，驅動 LED 數碼管。 ENTITY COUNT IS ……………………………… ……………………………… END ART。 USE 。 END ART。 END IF。 USE 。 ② 六進制計數器 LIBRARY IEEE。 END PROCESS。 …………………………………… …………………………………… END IF。 COUNT10:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 CLR,EN:IN STD_LOGIC。 USE 。源程序： ① 十進制計數器 LIBRARY IEEE。 時模塊 計時模塊執(zhí)行計時功能，計時方法和計算機一樣是對標準時鐘脈沖計數 [9]。 END PROCESS。 END IF。 CO=39。139。 BEGIN PROCESS(CLK) BEGIN 7 IF RISING_EDGE(CLK)THEN IF COUNT=1001THEN COUNT=0000。 END CB10。 ENTITY CB10 IS PORT( CLK: IN STD_LOGIC。 USE 。 時基分頻模塊 時基分頻模塊的作用把輸入時鐘信號變?yōu)榉诸l輸出信號。 clks=count(3)?！?產生 10ms周期的脈沖，用于計時電路時鐘信號 END PROCESS clkss_label。 THEN asstart=not asstart。event and sstart=39。 END PROCESS clk_label。 sstart=start。 else count=count+1。139。 —— 聲明結構體所用的內部信號及數據類型