【正文】 江蘇科技大學本科畢業(yè)設計（論文） 12 圖 37 空滿標志產(chǎn)生模塊頂層電路圖 江蘇科技大學本科畢業(yè)設計（論文） 13 圖 38 空滿標志產(chǎn)生模塊 雙端口 RAM 本課題設計的異步 FIFO 的存儲器是一個存儲深度為 128 bit，數(shù)據(jù)寬度為 8 bit 的雙端口 RAM，該 RAM 使用 Altera 的 Mega Wizard PlugIn Manager 工具定制，定制主要參數(shù)設置過程如下： （ 1）打開 Mega Wizard PlugIn Manager 對話框，選擇“ Create a new custom megafunction variation”定制新的宏功能模塊。 空滿標志產(chǎn)生模塊的頂層設計電路如圖 37 所示，其中 empty_cmp 模塊和full_cmp 模塊分別是讀空標志判定模塊和寫滿標志判定模塊。這種情況從存儲器的角度來看，存儲器的存儲空間好像變小，然而這種情況是毫無壞處的，能很好的避免錯誤的發(fā)生，因為當 FIFO 真的讀空或?qū)憹M了，而不去阻止讀操作或?qū)懖僮鞯倪M行將會出現(xiàn)多讀或溢出的錯誤，影響異步 FIFO的性能 [2]。這樣從讀操作的角度來看，就會發(fā)生就會發(fā)生少寫的的現(xiàn)象，也就是異步 FIFO 判定為讀空時， FIFO 實際上可能未空，因為寫操作可能正在發(fā)生，寫指針仍在變化，但這從讀操作的角度是“看不到的”；同理從寫操作的角度來看，也會出現(xiàn)類似的情況，即異步 FIFO 判定為寫滿時， FIFO 實際上可能未滿。139。139。當讀寫指針的狀態(tài)標志位和地址位完全相同時，表明執(zhí)行了相同次數(shù)的讀寫操作，此時異步 FIFO處于讀空狀態(tài)；當讀寫指針的狀態(tài)標志位不同，而地址位完全相同時，表明寫操作比讀操作多進行了一次循環(huán)，此時異步 FIFO 處于寫滿狀態(tài)。本課題設計的異步 FIFO 存儲深度為 128 bit，那么讀寫指針應有 4 個地址位，本設計使用 5 bit 的讀寫指針，其最高位作為額外增加的狀態(tài)標志位，剩下的低 4 位為地址位。當讀指針和寫指針相等時， FIFO 要么處于讀空狀態(tài)，要么處于寫滿狀態(tài)。按照此原理，當全局復位信號復位后，異步 FIFO 應該處于讀空狀態(tài)。為了避免這種情況發(fā)生，異步 FIFO 系統(tǒng)對存儲器設置了讀空和寫滿兩個狀態(tài)標志。對于異步 FIFO 系統(tǒng)，有兩個獨立的控制指針 —— 讀指針和寫指針，讀操作和寫操作 獨立運行。當指針移動到最后一個存儲單元后，它又重新回到起始位置繼續(xù)進行讀寫操作?？諠M標志產(chǎn)生的基本原則是無論在什么情況下，都不會出現(xiàn)存儲器對同一存儲地址同時進行讀寫操作的 情況，也就是存儲器寫滿后不產(chǎn)生溢出，讀空后不進行多讀 [2]。 程序編譯成功后生成的格雷碼∕自然碼轉(zhuǎn)換模塊如圖 35 所示，利用 Quartus II 軟件的波形編輯器對該模塊進行時序仿真，其仿真波形如圖 36 所示。 n 位格雷碼轉(zhuǎn)換為自然二進制碼的法則為： Bn = Gn， Bi = Gi⊕ Bi+1 (i≠n)，其中 G 表示格雷碼， B 標志 自然二進制碼。從 仿真波形可以看出，該模塊將輸入的異步碼與輸入時鐘同步后輸出同步碼，由延時時間可以看出其滿足二級同步要求。同步模塊的 VHDL 設計程序見附錄。 圖 31 格雷碼計數(shù)器模塊 圖 32 5 bit 格雷碼計數(shù)器仿真波形 同步模塊 為了降低亞穩(wěn)態(tài)發(fā)生的概率，本課題使用前章所介紹 D 觸發(fā)器二級同步將異步信號同步化。 5 bit 格雷碼計數(shù)器模塊的 VHDL 設計程序見附錄。 江蘇科技大學本科畢業(yè)設計（論文） 8 第三章 模塊設計與實現(xiàn) 格雷碼計數(shù)器模塊 為了降低亞穩(wěn)態(tài) 發(fā)生的概率，本課題將讀、寫地址轉(zhuǎn)化為格雷碼進行計數(shù)，由于格雷碼是一種錯誤最小化編碼方式，它在任意相鄰的兩個數(shù)間轉(zhuǎn)換時只有一個數(shù)位發(fā)生變化，其發(fā)生亞穩(wěn)態(tài)的可能性遠低于自然二進制碼，大大增加了電路的可靠性。 驗證 異步 FIFO 電路整體功能 系統(tǒng)復位后，將讀寫使能均置位，系統(tǒng)能同時進行讀寫操作。 驗證寫操作功能 系統(tǒng)復位后，將寫使能置位，讀使能復位，則系統(tǒng)只能進行寫操作寫入數(shù)據(jù)，所以經(jīng)過一段時間后由于雙端口 RAM 存儲器存儲單元被寫滿，異步 FIFO 應該始終處于寫滿狀態(tài)，數(shù)據(jù)輸出始終不變。 D Q CLK D Q CLK 異步輸入 同步輸出 江蘇科技大學本科畢業(yè)設計（論文） 7 異步 FIFO 驗證方案 根據(jù)異步 FIFO 的基本原理和本課題的設計方案，若所設計的異步 FIFO 電路能實現(xiàn)如下預期設計功能，則該異步 FIFO 電路符合設計要求。當且僅當 Q1的躍變非常接近時鐘沿的時候， Q2才會進入亞穩(wěn)態(tài) [2]，這就大大 提高了系統(tǒng)的可靠性。 （ 2） 使用觸發(fā)器同步異步信號。雖然亞穩(wěn)態(tài)沒法避免，但可以通過下面兩種方法降低亞 穩(wěn)態(tài)發(fā)生的概率 [12]： （ 1） 對讀寫地址使用格雷碼計數(shù)器。這種情況會使系統(tǒng)中存在未知態(tài)，輸出將有可能是邏輯 0 或者邏輯 1,或者是介于兩者之間的任何值，這個過程稱為亞穩(wěn)態(tài)。 亞穩(wěn)態(tài)是一種物理現(xiàn)象 ，必然發(fā)生在異步 FIFO 電路中。 異步 FIFO 設計難點 異步 FIFO 設計存在兩個難點：一是如何同步異步信號，降低亞穩(wěn)態(tài)發(fā)生概率；二是如何正確產(chǎn)生存儲器的空滿標志 [8]。在寫時鐘域，寫地址產(chǎn)生邏輯產(chǎn)生寫地址和寫控制信號，在讀時鐘域，讀地址產(chǎn)生邏輯產(chǎn)生讀地址和讀控制信號。 圖 22 異步 FIFO 基本結(jié)構(gòu)圖 由結(jié)構(gòu)圖可以看出該系統(tǒng)為環(huán)狀結(jié)構(gòu)，存在兩個完全獨立的時鐘域 —— 寫時鐘域和讀時鐘域。當RAM 中數(shù)據(jù)寫滿時產(chǎn)生一個寫滿標志，不能再往 RAM 寫入數(shù)據(jù)；當 RAM 中數(shù)據(jù)讀空時產(chǎn)生一個讀空標志，不能再從 RAM 讀出數(shù)據(jù)。復位后，通過讀寫使能控制讀寫操作。 最后結(jié)論對本次畢業(yè)設計進行了歸納和綜合，概括了所取得的成果和存在的不足，以及對進一步開展研究的見解與建議。 第四章為時序仿真與實現(xiàn)，通過層次化、描述語言和圖形輸入相結(jié)合的方法將各模塊整合為異步 FIFO 頂層模塊，并通過 Quartus II 軟件的波形編輯器對其進行時序仿真和分析。 第二章為異步 FIFO 設計要求及基本原理，首先介紹了本課題的設計要求，然后 對異步 FIFO 的結(jié)構(gòu)、基本原理以及其設計難點進行了分析，并由此歸納出系統(tǒng)的設計模塊和預期功能。 江蘇科技大學本科畢業(yè)設計（論文） 3 本課題主要研究內(nèi)容 本課題基于 FPGA 技術，在 Cyclone II 系 列的 EP2C5T144C8N 芯片的基礎上， 選用 Quartus II 軟件利用 VHDL 硬件描述語言進行邏輯描述，并 采用層次化、描述語言和圖形輸入相結(jié)合的方法設計了一個 RAM 深度為 128 bit，數(shù)據(jù)寬度為8 bit 的異步 FIFO 電路，并對其功能進行了時序仿真和硬件仿真驗證。 存在問題 國內(nèi)外設計 FIFO時，通常使用兩種方法，一是利用可編程邏輯器件來構(gòu)造FIFO(如 Xilinx公司 )，二是利用 Verilog、 VHDL等硬件描述語言來對 FIFO的功能結(jié)構(gòu)進行描述 [6]。它的數(shù)據(jù)讀寫速度可達到 200 MHz，存儲時間也只有 ns，可以通過最多八個器件的連接來實現(xiàn)容量深度的擴展和隊列擴展 [6]。美國 IDT公司已經(jīng)推出運行速度高達 225MHz，電壓 低至 ，可在業(yè)內(nèi)各種配置下實現(xiàn)業(yè)內(nèi)最大數(shù)據(jù)流量高達 9 Mb的 FIFO系列。目前，為了更大的提高芯片容量，其內(nèi)部存儲單元使用動態(tài) RAM 代替靜態(tài) RAM，并在芯片內(nèi)部集成刷新電路，通過內(nèi)部仲裁單元控制器件的讀寫及自動刷新操作。由于采用 RAM 結(jié)構(gòu)，數(shù)據(jù)從寫入到讀出的延遲時間將大大縮短。 國內(nèi)外研究現(xiàn)狀及存在的問題 研究現(xiàn)狀 在 20世紀 80年代早期對 FIFO 存儲器的容量和速度需求都很低，所以那時的江蘇科技大學本科畢業(yè)設計（論文） 2 FIFO 芯 片是基于移位寄存器的中規(guī)模集成（ MSI）器件，由于這種芯片在容量不會太大，所以其速度也不可能很快。 異步 FIFO 用在異步時鐘數(shù)據(jù)接口部分，由于異步時鐘間的頻率和相位完全獨立，數(shù)據(jù)傳輸時的丟失率不為零，如何降低數(shù)據(jù)丟失率，設計一個高速可靠的異步 FIFO 便成為了一個難點。異步 FIFO 是一種先進先出電路，常用來緩存數(shù)據(jù)和容納異步信號間的周期和相位差異，使用異步FIFO 可以在兩個不同的時鐘系統(tǒng)之間進行快速準確的實時數(shù)據(jù)傳輸。如何在異步時鐘間進行數(shù)據(jù)傳輸成為了電路設計中的一個重要問題。 基于 FPGA 的異步 FIFO 具有現(xiàn)場可編程，容量改動性大，速度快，實現(xiàn)簡單，開發(fā)時間快，生產(chǎn)周期短，可移植性好的優(yōu)點。 利用 VHDL 或Verilog 硬件描述語言 進行電路設計 ， 經(jīng)過 簡單的 布局整合之后 ，快速的 燒入 至 FPGA 上進行 調(diào)試 ，是現(xiàn)代 IC 設計驗證技術的 主流。 Metastability。 關鍵詞： 異步 FIFO；同步化；亞穩(wěn)態(tài)；仿真測試 江蘇科技大學本科畢業(yè)設計（論文） II Abstract In modern IC chips, with the continuous expansion of the scale of design, a system always contains several clocks. How to transmit data between the asynchronous clocks bee a very important FIFO (First In First Out) is a firstin, firstout circuit, it can transmit data between two diffent clock systems fastly and accurately, it is also a simple and effective solution to solve the problem of asynchronous clock data transfer. The asynchronous FIFO has a very wide range of applications in work interface, data acquisition and image because of the aspect of a late start, some domestic research institutes and manufacturers which research the FIFO circuit also can not meet the needs of the market and the military. In the asynchronous circuit, because of that the clock cycle and phase is pletely independent, and the presence of metastability problems, the loss rate of data transmission is not zero. How to implement asynchronous signal synchronization, reduce the probability of metastability and judge the state of the FIFO storage correctly bee a difficult problem while designing the asynchronous FIFO circuit. This paper introduces a method of asynchronous FIFO circuit design based on FPGA. This topic selects Quartus II software, the Cyclone II family EP2C5T144C8N chip, based on the use of VHDL hardware description language for logical descriptions, using the method of bining hierarchical, description language and graphical input ,This topic designs a highspeed, highly reliable asynchronous FIFO circuit as the RAM depth is 128 bit and the data width is 8 bit, and tests the circuit function with timing and software simulation. Keywords:Asynchronous FIFO。本課題介紹了一種基于 FPGA 的異步 FIFO 電路設計方法。異步 FIFO在網(wǎng)絡接口、數(shù)據(jù)采集和圖像處理等方面得到了十