【正文】 鐘 full out 讀空標志 empty out 寫滿標志 Data[7..0] out 輸入數(shù)據(jù) q[7..0] out 輸出數(shù)據(jù) 江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文） 5 異步 FIFO 基本原理 異步 FIFO 主要由雙端口 RAM 和讀寫控制邏輯及空滿標志產(chǎn)生邏輯構(gòu)成，其基本結(jié)構(gòu)圖如圖 22 所示。 江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文） 4 第二章 異步 FIFO 設(shè)計要求及基本原理 設(shè)計要求 本課題使用 EP2C5T144C8N 核心板最小系統(tǒng)設(shè)計一個 RAM 深度為 128 bit，數(shù)據(jù)寬度為 8 bit 的異步 FIFO 電路，其外部接口如圖 21 所示，接口說明如表 21所示 。 第三章為模塊設(shè)計與實現(xiàn)，主要介紹了異步 FIFO 的模塊組成及各模塊的功能和原理，并利用 VHDL 硬件描述語言，通過 Quartus II 軟件對各模塊進行了編寫和仿真。在大部分的 EDA軟件中，都是通過綜合器來完成對 EDA等硬件語言的編譯的，綜合器將硬件描述語言的描述轉(zhuǎn)變?yōu)槲锢砜蓪崿F(xiàn)的電路形式，由于 FIFO是基于 RAM結(jié)構(gòu)的，大部分的參考資料都是建立在數(shù)組存取的基礎(chǔ)上對FIFO進行描述的，然而綜合器對數(shù)組的綜合一般是將其轉(zhuǎn)變?yōu)榧拇嫫鞯慕Y(jié)構(gòu)，這帶來的缺陷是綜合后的結(jié)構(gòu)會非常龐大，造成在大容量的 FIFO設(shè)計時，會產(chǎn)生大量面積的浪費，甚至無法集成。Cypress Semiconductor公司推出具有 80位寬的 BEAST型的高性能 FIFO存儲器，它的帶寬高達 300bps，可以工作在 200 MHz頻率下； Honeywell公司推出了一種基于SOI的 FIFO存儲器，它采用專門的抗輻射加固工藝和設(shè)計版圖，主要用于軍事系統(tǒng)和高輻射的空間環(huán)境中； FIFO芯片的最新產(chǎn)品是 IDT公司推 出的多隊列 FIFO存儲器系列，它使用集成的嵌入式 FIFO存儲器核和高速隊列邏輯來構(gòu)成塊結(jié)構(gòu)。這種芯片能在存儲寬度和深度上得到很大的發(fā)展。本課題介紹了一種基于 FPGA 設(shè)計高速可靠的異步 FIFO 電路的方法。異步 FIFO（ First In First Out）是解決這個問題的一個簡單有效的方案。 FPGA 作為一種半定制電路而出現(xiàn) 在 專用集成電路 （ ASIC）領(lǐng)域中，既克服了 先前 可 編程 器 件 的 門電路數(shù) 目 有限的缺點，又 彌補 了定制電路的不足。 Synchronization。 由于在異步電路中，時鐘間的周期和相位完全獨立，以及亞穩(wěn)態(tài)問題的存在，數(shù)據(jù)傳輸時的丟失率不為零，如何實現(xiàn)異步信號同步化和降低亞穩(wěn)態(tài)概率以及正確判斷 FIFO 的儲存狀態(tài)成為了設(shè)計異步 FIFO 電路的難點。 江蘇科技大學(xué) 本 科 畢 業(yè) 設(shè) 計（論文） 學(xué) 院 專 業(yè) 學(xué)生姓名 班級學(xué)號 指導(dǎo)教師 二零壹叁年六月 江蘇科技大學(xué)本科畢業(yè)論文 基于 FPGA 的異步 FIFO 設(shè)計 Asynchronous FIFO design based on FPGA 江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文） I 摘 要 在現(xiàn)代集成電路芯片中，隨著設(shè)計規(guī)模的不斷擴大，一個系統(tǒng)往往包含多個時鐘，如何進行異步時鐘間的數(shù)據(jù)傳輸成為了一個很重要的問題。本課題介紹了一種基于 FPGA 的異步 FIFO 電路設(shè)計方法。 Metastability。 基于 FPGA 的異步 FIFO 具有現(xiàn)場可編程，容量改動性大，速度快，實現(xiàn)簡單，開發(fā)時間快，生產(chǎn)周期短，可移植性好的優(yōu)點。異步 FIFO 是一種先進先出電路，常用來緩存數(shù)據(jù)和容納異步信號間的周期和相位差異，使用異步FIFO 可以在兩個不同的時鐘系統(tǒng)之間進行快速準確的實時數(shù)據(jù)傳輸。 國內(nèi)外研究現(xiàn)狀及存在的問題 研究現(xiàn)狀 在 20世紀 80年代早期對 FIFO 存儲器的容量和速度需求都很低，所以那時的江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文） 2 FIFO 芯 片是基于移位寄存器的中規(guī)模集成（ MSI）器件，由于這種芯片在容量不會太大，所以其速度也不可能很快。目前，為了更大的提高芯片容量，其內(nèi)部存儲單元使用動態(tài) RAM 代替靜態(tài) RAM，并在芯片內(nèi)部集成刷新電路，通過內(nèi)部仲裁單元控制器件的讀寫及自動刷新操作。它的數(shù)據(jù)讀寫速度可達到 200 MHz，存儲時間也只有 ns，可以通過最多八個器件的連接來實現(xiàn)容量深度的擴展和隊列擴展 [6]。 江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文） 3 本課題主要研究內(nèi)容 本課題基于 FPGA 技術(shù)，在 Cyclone II 系 列的 EP2C5T144C8N 芯片的基礎(chǔ)上， 選用 Quartus II 軟件利用 VHDL 硬件描述語言進行邏輯描述，并 采用層次化、描述語言和圖形輸入相結(jié)合的方法設(shè)計了一個 RAM 深度為 128 bit，數(shù)據(jù)寬度為8 bit 的異步 FIFO 電路，并對其功能進行了時序仿真和硬件仿真驗證。 第四章為時序仿真與實現(xiàn)，通過層次化、描述語言和圖形輸入相結(jié)合的方法將各模塊整合為異步 FIFO 頂層模塊，并通過 Quartus II 軟件的波形編輯器對其進行時序仿真和分析。復(fù)位后，通過讀寫使能控制讀寫操作。 圖 22 異步 FIFO 基本結(jié)構(gòu)圖 由結(jié)構(gòu)圖可以看出該系統(tǒng)為環(huán)狀結(jié)構(gòu)，存在兩個完全獨立的時鐘域 —— 寫時鐘域和讀時鐘域。 異步 FIFO 設(shè)計難點 異步 FIFO 設(shè)計存在兩個難點：一是如何同步異步信號，降低亞穩(wěn)態(tài)發(fā)生概率；二是如何正確產(chǎn)生存儲器的空滿標志 [8]。這種情況會使系統(tǒng)中存在未知態(tài)，輸出將有可能是邏輯 0 或者邏輯 1,或者是介于兩者之間的任何值，這個過程稱為亞穩(wěn)態(tài)。 （ 2） 使用觸發(fā)器同步異步信號。 D Q CLK D Q CLK 異步輸入 同步輸出 江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文） 7 異步 FIFO 驗證方案 根據(jù)異步 FIFO 的基本原理和本課題的設(shè)計方案，若所設(shè)計的異步 FIFO 電路能實現(xiàn)如下預(yù)期設(shè)計功能，則該異步 FIFO 電路符合設(shè)計要求。 驗證 異步 FIFO 電路整體功能 系統(tǒng)復(fù)位后，將讀寫使能均置位，系統(tǒng)能同時進行讀寫操作。 5 bit 格雷碼計數(shù)器模塊的 VHDL 設(shè)計程序見附錄。同步模塊的 VHDL 設(shè)計程序見附錄。 n 位格雷碼轉(zhuǎn)換為自然二進制碼的法則為： Bn = Gn， Bi = Gi⊕ Bi+1 (i≠n)，其中 G 表示格雷碼， B 標志 自然二進制碼?？諠M標志產(chǎn)生的基本原則是無論在什么情況下，都不會出現(xiàn)存儲器對同一存儲地址同時進行讀寫操作的 情況，也就是存儲器寫滿后不產(chǎn)生溢出，讀空后不進行多讀 [2]。對于異步 FIFO 系統(tǒng)，有兩個獨立的控制指針 —— 讀指針和寫指針，讀操作和寫操作 獨立運行。按照此原理，當全局復(fù)位信號復(fù)位后，異步 FIFO 應(yīng)該處于讀空狀態(tài)。本課題設(shè)計的異步 FIFO 存儲深度為 128 bit，那么讀寫指針應(yīng)有 4 個地址位，本設(shè)計使用 5 bit 的讀寫指針，其最高位作為額外增加的狀態(tài)標志位，剩下的低 4 位為地址位。139。這樣從讀操作的角度來看，就會發(fā)生就會發(fā)生少寫的的現(xiàn)象，也就是異步 FIFO 判定為讀空時， FIFO 實際上可能未空，因為寫操作可能正在發(fā)生，寫指針仍在變化，但這從讀操作的角度是“看不到的”；同理從寫操作的角度來看，也會出現(xiàn)類似的情況，即異步 FIFO 判定為寫滿時， FIFO 實際上可能未滿。 空滿標志產(chǎn)生模塊的頂層設(shè)計電路如圖 37 所示，其中 empty_cmp 模塊和full_cmp 模塊分別是讀空標志判定模塊和寫滿標志判定模塊。然后選擇 Cyclone II 器件和 VHDL 文件格式，輸入 RAM 存放路徑和模塊名。 （ 5） 設(shè)置完存儲深度和數(shù)據(jù)寬度后進入時鐘設(shè)置界面，選擇獨立的讀寫時鐘，并添加讀使能。將各模塊整合后的異步 FIFO 電路的頂層實體如圖 41 所示，其中 gray 模塊是格雷碼計數(shù)器模塊， G2B 模塊是格雷碼∕自然碼轉(zhuǎn)換模塊， full_empty 是空滿標志產(chǎn)生模塊， dram 模塊是雙端口 RAM。該仿真波形表明所設(shè)計的異步 FIFO 電路的復(fù)位鍵能控制系統(tǒng)的全局操作，復(fù)位功能達到了預(yù)期的設(shè)計要求。 江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文） 18 圖 43 寫操作功能時序仿真測試波形 讀操作功能時序仿真與測試 對于讀 操作功能的時序仿真測試波形如圖 44 所示。對于圖 45，將系統(tǒng)復(fù)位端置 1，將讀寫使能均置位，一段時間后異步 FIFO 間歇性處于讀空狀態(tài)，但始終不處于寫滿狀態(tài)，輸出數(shù)據(jù)隊列與輸入數(shù)據(jù)隊列相同，但會有一定的延時。和圖 45 相似，這同樣表明系統(tǒng)同時進行了讀寫操作，由于寫操作速度快于讀操作，異步 FIFO 只會處于寫滿狀態(tài)，而不會進入讀空狀態(tài)。 江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文） 20 第五章 硬件仿真與實現(xiàn) 外部電路焊接 由于本課題使用 EP2C5T144C8N 核心板最小系統(tǒng)，其外設(shè)遠不能滿足 設(shè)計要求，所以仍需焊接相應(yīng)的外設(shè)電路板來連接開發(fā)板以完成異步 FIFO 電路的硬件實物設(shè)計。開發(fā)板電路的（ 1819， AC）區(qū)域引腳為寫時 鐘輸入引腳，（ 0809， AC）區(qū)域引腳為讀時鐘輸入引腳，（ 26， MO）區(qū)域引腳為Vcc 引腳，（ 1314， H）區(qū)域引腳為控制信號輸入引腳，（ 01， MO）區(qū)域引腳為接地引腳，（ 2426， WD（右））區(qū)域引腳為輸入數(shù)據(jù)引腳，（ 1819， CE（右））區(qū)域引腳為寫滿狀態(tài)（ full）引腳，（ 0809， CE（右））區(qū)域引腳為讀空狀態(tài)（ empty）引腳，（ 0103， WD（右））區(qū)域引腳為輸出數(shù)據(jù)引腳。其中 rst 引腳分配為 144 引腳，其對應(yīng)為核心板的自帶按鍵，本設(shè)計使用此按鍵作為系統(tǒng)復(fù)位鍵。其中（ 1819，AC）區(qū)域引腳為寫時鐘輸入端，（ 0809， AC）區(qū)域引腳為讀時鐘輸入端，（ 2426，WD（右））區(qū)域引腳為輸入數(shù)據(jù)端，（ 1819， CE（右））區(qū)域引腳為寫滿標志（ full）輸出端，（ 0809， CE（右））區(qū)域引腳為讀空標志（ empty）輸出端，（ 0103，WD（右））區(qū)域引腳為輸出數(shù)據(jù)端。為了不影響完成的異步 FIFO 硬 件電路的功能，該調(diào)試電路使用另一塊核心板裝載運行，將調(diào)試電路輸出的兩個異步時鐘和隨機數(shù)據(jù)隊列分別作為測試異步FIFO 硬件電路的異步讀寫時鐘輸入和數(shù)據(jù)輸入。 8 bit 偽隨機數(shù)據(jù)隊列產(chǎn)生模塊的 VHDL 設(shè)計程序見附錄。 圖 56 調(diào)試電路仿真波形 調(diào)試電路引腳分配 同前面章節(jié)異步 FIFO 電路引腳分配相似，使用 Quartus II 軟件里的 Pin Planner 工具欄對調(diào)試電路分配引腳，引腳表如表 52 所示。本課題使用Quartus II 軟件中的嵌入式邏輯分析儀 SignalTap II 對系統(tǒng)進行硬件仿真 [3]。結(jié)點選擇后，在 Signal Configuration 欄的 Clock 處選擇 inclk0 結(jié)點作為邏輯分析儀的工作時鐘，接著在Data 欄的 Sample Depth 處選擇采樣 深度為 128 bit。 當文件下載完成后，核心板已可以實現(xiàn)調(diào)試 電路的功能?，F(xiàn)通過 Quartus II 軟件中的嵌入式邏輯分析儀 SignalTap II 對異步 FIFO 功能測試電路進行硬件仿真，通過仿真結(jié)果測試異步 FIFO 電路的各部分功能，判斷其是否達到預(yù)期設(shè)計要求。該仿真波形表明所設(shè)計的異步 FIFO硬件電路的復(fù)位鍵能控制系統(tǒng)的全局操作，復(fù)位功能達到了預(yù)期的設(shè)計要求。 圖 512 寫操作功能硬件仿真測試波形 讀操作功能硬件仿真與測試 對于讀操作功能的硬件仿真測試波形如圖 513 所示。對于圖 514，將 1 號撥碼開關(guān)置 1， 2 號撥碼開關(guān)置 1，即讀寫使能均置位，復(fù)位鍵不按下。同樣對于圖 515，將 1 號撥碼開關(guān)置 1， 2 號撥碼開關(guān)置 1，復(fù)位鍵不按下。圖 514 和圖 515 的硬件仿真波形表明所設(shè)計的異步 FIFO 硬件電路的整體功能達到了預(yù)期的設(shè)計要求。撤除測試電路核心板，并使用 Programmer 工具，通過 AS 接口將設(shè)計電路下載入核心板后，該硬件電路即本課題所設(shè)計完成的RAM 深度為 128 bit，數(shù)據(jù)寬度為 8 bit 的異步 FIFO 電路實物。針對異步 FIFO 電路，本次設(shè)計主要進行了以下幾部分的研究： （ 1）通