【正文】 江蘇科技大學本科畢業(yè)設(shè)計（論文） 41 use 。 6. 8 bit 偽隨機數(shù)據(jù)隊列產(chǎn)生模塊的 VHDL 設(shè)計程序 library ieee。039。139。 end。 rd_addr : in std_logic_vector(4 downto 0)。 use 。 5. 寫滿狀態(tài)判定的 VHDL 設(shè)計程序 library ieee。039。139。 end。 rd_addr : in std_logic_vector(4 downto 0)。 use 。 4. 讀空狀態(tài)判定的 VHDL 設(shè)計程序 library ieee。 end process。 end loop。 temp_n(4) := temp_g(4)。 variable temp_n : std_logic_vector(4 downto 0)。 end。 entity G2B is port( gray : in std_logic_vector(4 downto 0)。 use 。 end。 end if。 begin process(clk) begin if rising_edge(clk) then addr_out = temp。 end sync。 江蘇科技大學本科畢業(yè)設(shè)計（論文） 38 addr_in : in std_logic_vector(4 downto 0)。 use 。 2. 同步模塊的 VHDL 設(shè)計程序 library ieee。 end process。 end loop。 exit。039。 end loop。 normal(4) := temp_g(4)。 variable temp_g : std_logic_vector(4 downto 0)。 addr_gray = new_g。 end if。 else new_g = reg_g。039。 signal new_g : std_logic_vector(4 downto 0)。 end。 en : in std_logic。 use 。 use 。 最后我要感謝學校給了我這 次畢業(yè)設(shè)計的機會，也由衷的感謝學校這四年來對我的栽培之恩，衷心祝福學校 繁榮昌盛，興旺發(fā)達。 然后我要感謝和我一起做畢業(yè)設(shè)計的同學，在畢業(yè)設(shè)計過程中，大家相互討論，取長補短，不僅使我學到了知識，解決了問題，而且還增加了友情和輕松愉快的學習氛圍。從畢業(yè)設(shè)計開始之初，秦老師就給我們分析了課題思想并給我們分發(fā)了所需要的器材和相關(guān)芯片資料，而且還結(jié)合實際給我 們擬定了畢業(yè)設(shè)計的計劃進度安排，這在畢業(yè)設(shè)計指導(dǎo)教師中是絕無僅有的，我對此感到十分榮幸。 江蘇科技大學本科畢業(yè)設(shè)計（論文） 34 致 謝 這次畢業(yè)設(shè)計是對大學生活的一個告別儀式，也是對大學四年來的學習和工作的總結(jié)，在論文完成之際，我衷心感謝所有關(guān)心和幫助過我的良師益友。可以考慮修改設(shè)計程序，焊接兩個旋轉(zhuǎn)按鈕，通過對按鈕旋轉(zhuǎn)，能產(chǎn)生任意頻率和相位的讀寫時鐘信號。本課題創(chuàng)造性的使用另一塊核心板設(shè)計了一個調(diào)試電路，能對設(shè)計的實物電路進行硬件仿真測試，增強了設(shè)計的嚴謹性和準確性。針對異步 FIFO 電路，本次設(shè)計主要進行了以下幾部分的研究： （ 1）通過前期對相關(guān)資料的搜集整理和學習，確定了異步 FIFO 電路的設(shè)計方案，并根據(jù)自己對異步 FIFO 基本原理的理解，歸納出系統(tǒng)的設(shè)計模塊和預(yù)期能實現(xiàn)的功能，之后再根據(jù)預(yù)期設(shè)計要求對設(shè)計電路進行了仿真測試。 圖 516 異步 FIFO 電路完成實物 江蘇科技大學本科畢業(yè)設(shè)計（論文） 33 結(jié) 論 異 步 FIFO 電路是現(xiàn)代集成電路芯片飛速發(fā)展的產(chǎn)物，應(yīng)用領(lǐng)域十分廣泛，潛在市場需求量十分龐大，但由于國內(nèi)對該方面研究起步較晚，國內(nèi)的一些研究所和廠商開發(fā)的 FIFO 電路還遠不能滿足市場和軍事需求，所以對異步 FIFO 電路的研究非常具有意義。撤除測試電路核心板，并使用 Programmer 工具，通過 AS 接口將設(shè)計電路下載入核心板后，該硬件電路即本課題所設(shè)計完成的RAM 深度為 128 bit，數(shù)據(jù)寬度為 8 bit 的異步 FIFO 電路實物。該異步 FIFO 電路可以實現(xiàn)任意兩個異步讀寫時鐘輸入，通過外部讀寫使能控制系統(tǒng)內(nèi)部讀寫操作，并能快速準確的判定 FIFO 存儲器的空滿狀態(tài)，實現(xiàn)寬度為 8 bit 的數(shù)據(jù)隊列在兩個獨立的異步時鐘域之間進行先進先出的數(shù)據(jù)傳輸。圖 514 和圖 515 的硬件仿真波形表明所設(shè)計的異步 FIFO 硬件電路的整體功能達到了預(yù)期的設(shè)計要求。和圖 514相似，這同樣表明系統(tǒng)能同時進行讀寫操作，由于寫操作速度快于讀操作，異步FIFO 只會處于寫滿狀態(tài)，而不會進入讀空狀態(tài)。同樣對于圖 515，將 1 號撥碼開關(guān)置 1， 2 號撥碼開關(guān)置 1，復(fù)位鍵不按下。這表明系統(tǒng)能同時進行讀寫操作，但由于讀操作速度快于寫操作，所以異步 FIFO 只會處于讀空狀態(tài)，而不會進入寫滿狀態(tài)。對于圖 514，將 1 號撥碼開關(guān)置 1， 2 號撥碼開關(guān)置 1，即讀寫使能均置位，復(fù)位鍵不按下。該仿真波形表明讀使能端控制系統(tǒng)只進行讀操作讀取數(shù)據(jù)，由于不進行寫操作，一段時間后雙端口 RAM 存儲器存儲單元會始終處于讀空狀態(tài)，這表明所設(shè)計的異步 FIFO 硬件電路的讀操作功能達到了預(yù)期設(shè)計要求。 圖 512 寫操作功能硬件仿真測試波形 讀操作功能硬件仿真與測試 對于讀操作功能的硬件仿真測試波形如圖 513 所示。從圖中可以看出，將 1號撥碼開關(guān)置 1， 2 號撥碼開關(guān)置 0，即寫使能置位 ，讀使能復(fù)位，經(jīng)過一段時間后，數(shù)據(jù)始終無輸出，讀空標志始終為 0，寫滿標志始終為 1，這表明異步 FIFO電路始終處于寫滿狀態(tài)。該仿真波形表明所設(shè)計的異步 FIFO硬件電路的復(fù)位鍵能控制系統(tǒng)的全局操作，復(fù)位功能達到了預(yù)期的設(shè)計要求。 江蘇科技大學本科畢業(yè)設(shè)計（論文） 29 圖 510 異步 FIFO 功能測試電路 復(fù)位功能硬件仿真與測試 對于復(fù)位功能的硬件仿真測試波形如圖 511 所示?，F(xiàn)通過 Quartus II 軟件中的嵌入式邏輯分析儀 SignalTap II 對異步 FIFO 功能測試電路進行硬件仿真，通過仿真結(jié)果測試異步 FIFO 電路的各部分功能，判斷其是否達到預(yù)期設(shè)計要求。 圖 59 調(diào)試電路硬件仿真波形 異步 FIFO 電路硬件仿真 由上一小節(jié)設(shè)計的調(diào)試電路的時序仿真和硬件仿真結(jié)果可以看出，調(diào)試電路能產(chǎn)生兩個異步時鐘信號和深度為 8 bit 的數(shù)據(jù)隊列，完全達到了設(shè)計要求，能對該異步 FIFO 硬件電路的功能進行測試。 當文件下載完成后，核心板已可以實現(xiàn)調(diào)試 電路的功能。編譯成功后，將用于裝載調(diào)試電路的核心板通電，并通過江蘇科技大學本科畢業(yè)設(shè)計（論文） 28 USBBlaster 編程器連接電腦，然后利用 SignalTap II 編輯窗口下載電路程序。結(jié)點選擇后，在 Signal Configuration 欄的 Clock 處選擇 inclk0 結(jié)點作為邏輯分析儀的工作時鐘，接著在Data 欄的 Sample Depth 處選擇采樣 深度為 128 bit。 圖 58 SignalTap II 編輯窗口 點擊 Instance 欄里面的 auto_signaltap_0，將其更名為 check2，此名與所建工程名相同。本課題使用Quartus II 軟件中的嵌入式邏輯分析儀 SignalTap II 對系統(tǒng)進行硬件仿真 [3]。引腳分配完成后使用同樣的方法將未用引 腳設(shè)置為高阻態(tài)，將 nCEO 設(shè)置為 I∕ O 口，完成這些設(shè)置后點擊 Start Compilation 進行編譯，編譯成功后電路圖中各端口處顯示相應(yīng)的引腳編號如圖57 所示。 圖 56 調(diào)試電路仿真波形 調(diào)試電路引腳分配 同前面章節(jié)異步 FIFO 電路引腳分配相似，使用 Quartus II 軟件里的 Pin Planner 工具欄對調(diào)試電路分配引腳，引腳表如表 52 所示。 江蘇科技大學本科畢業(yè)設(shè)計（論文） 26 圖 55 調(diào)試電路 利用 Quartus II 軟件的波形編輯器對該調(diào)試電路進行時序仿真，其仿真波形如圖 56 所示。 8 bit 偽隨機數(shù)據(jù)隊列產(chǎn)生模塊的 VHDL 設(shè)計程序見附錄。 PLL 鎖相環(huán)使用 Altera 的 Mega Wizard PlugIn Manager 工具定制。為了不影響完成的異步 FIFO 硬 件電路的功能，該調(diào)試電路使用另一塊核心板裝載運行，將調(diào)試電路輸出的兩個異步時鐘和隨機數(shù)據(jù)隊列分別作為測試異步FIFO 硬件電路的異步讀寫時鐘輸入和數(shù)據(jù)輸入。該異步 FIFO 電路能實現(xiàn)任意兩江蘇科技大學本科畢業(yè)設(shè)計（論文） 25 個異步讀寫時鐘輸入，并在讀寫使能開關(guān)的控制下，能實現(xiàn)寬度為 8 bit 的輸入數(shù)據(jù)隊列在兩個異步時鐘域之間進行先進先出的數(shù)據(jù)傳輸。其中（ 1819，AC）區(qū)域引腳為寫時鐘輸入端，（ 0809， AC）區(qū)域引腳為讀時鐘輸入端，（ 2426，WD（右））區(qū)域引腳為輸入數(shù)據(jù)端，（ 1819， CE（右））區(qū)域引腳為寫滿標志（ full）輸出端，（ 0809， CE（右））區(qū)域引腳為讀空標志（ empty）輸出端，（ 0103，WD（右））區(qū)域引腳為輸出數(shù)據(jù)端。完成這些設(shè)置后點擊 Start Compilation 進行編譯，編譯成功后電路圖中各端口處顯示相應(yīng)的引腳編號如圖 53 所示。其中 rst 引腳分配為 144 引腳，其對應(yīng)為核心板的自帶按鍵，本設(shè)計使用此按鍵作為系統(tǒng)復(fù)位鍵。但在此之前，仍需對設(shè)計的異步 FIFO 電路進行相應(yīng)的引腳分配，使系統(tǒng)下載入核心板后能按照設(shè)計要求正常工作，外設(shè)電路板也需根據(jù)引腳分配情況，將相應(yīng)功能區(qū)域引腳接入核心板。開發(fā)板電路的（ 1819， AC）區(qū)域引腳為寫時 鐘輸入引腳，（ 0809， AC）區(qū)域引腳為讀時鐘輸入引腳，（ 26， MO）區(qū)域引腳為Vcc 引腳，（ 1314， H）區(qū)域引腳為控制信號輸入引腳，（ 01， MO）區(qū)域引腳為接地引腳，（ 2426， WD（右））區(qū)域引腳為輸入數(shù)據(jù)引腳，（ 1819， CE（右））區(qū)域引腳為寫滿狀態(tài)（ full）引腳，（ 0809， CE（右））區(qū)域引腳為讀空狀態(tài)（ empty）引腳，（ 0103， WD（右））區(qū)域引腳為輸出數(shù)據(jù)引腳。另外，在外設(shè)板上還需要焊接一定數(shù)量的引腳來作為相應(yīng)的讀寫時鐘輸入端和數(shù)據(jù)輸入輸出端，焊接完成的外設(shè)電路板如圖 52 所示。 江蘇科技大學本科畢業(yè)設(shè)計（論文） 20 第五章 硬件仿真與實現(xiàn) 外部電路焊接 由于本課題使用 EP2C5T144C8N 核心板最小系統(tǒng)，其外設(shè)遠不能滿足 設(shè)計要求，所以仍需焊接相應(yīng)的外設(shè)電路板來連接開發(fā)板以完成異步 FIFO 電路的硬件實物設(shè)計。圖 45 和圖 46 的仿真波形表明所設(shè)計的異步 FIFO 電路的整體功能達到了預(yù)期的設(shè) 計要求。和圖 45 相似，這同樣表明系統(tǒng)同時進行了讀寫操作，由于寫操作速度快于讀操作，異步 FIFO 只會處于寫滿狀態(tài)，而不會進入讀空狀態(tài)。另外，輸出數(shù)據(jù)隊列與輸入數(shù)據(jù)隊列相同，也表明該電路實現(xiàn)了先入先出的功能，輸入輸出隊列之間的延時是由同步電路和 程序的運行時間造成的。對于圖 45，將系統(tǒng)復(fù)位端置 1，將讀寫使能均置位，一段時間后異步 FIFO 間歇性處于讀空狀態(tài)，但始終不處于寫滿狀態(tài)，輸出數(shù)據(jù)隊列與輸入數(shù)據(jù)隊列相同，但會有一定的延時。該仿真波形表明讀使能端控制系統(tǒng)只進行讀操作讀取數(shù)據(jù)，由于不進行寫操作，雙端口RAM 存儲器存儲單元會始終處于讀空狀態(tài)，這表明所設(shè)計的異步 FIFO 電路的讀操作功能達到了預(yù)期的設(shè)計要求。 江蘇科技大學本科畢業(yè)設(shè)計（論文） 18 圖 43 寫操作功能時序仿真測試波形 讀操作功能時序仿真與測試 對于讀 操作功能的時序仿真測試波形如圖 44 所示。從圖中可以看出，將系統(tǒng)復(fù)位端置 1，將寫使能置位，讀使能復(fù)位，經(jīng)過一段時間后，數(shù)據(jù)輸出始終不變，讀空標志始終為 0，寫滿標志始終為 1，這表明異步 FIFO 電路始終處于寫滿狀態(tài)。該仿真波形表明所設(shè)計的異步 FIFO 電路的復(fù)位鍵能控制系統(tǒng)的全局操作，復(fù)位功能達到了預(yù)期的設(shè)計要求。 復(fù)位功能軟件仿真與測試 對于復(fù)位功能的時序仿真測試波形如圖 42 所示。將各模塊整合后的異步 FIFO 電路的頂層實體如圖 41 所示，其中 gray 模塊是格雷碼計數(shù)器模塊， G2B 模塊是格雷碼∕自然碼轉(zhuǎn)換模塊， full_empty 是空滿標志產(chǎn)生模塊， dram 模塊是雙端口 RAM。 （ 7） 定制生成的雙端口 RAM 外部接口如圖 39 所示。 （ 5） 設(shè)置完存儲深度和數(shù)據(jù)寬度后進入時鐘設(shè)置界面，選擇獨立的讀寫時鐘，并添加讀使能。存儲方式選擇 bit 方式，即“ As a number of bits”。然后選擇 Cyclone II 器件和 VHDL 文件格式，輸入 RAM 存放路徑和模塊名。