【正文】 江蘇科技大學(xué) 本 科 畢 業(yè) 設(shè) 計(jì)（論文） 學(xué) 院 專 業(yè) 學(xué)生姓名 班級(jí)學(xué)號(hào) 指導(dǎo)教師 二零壹叁年六月 江蘇科技大學(xué)本科畢業(yè)論文 基于 FPGA 的異步 FIFO 設(shè)計(jì) Asynchronous FIFO design based on FPGA 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） I 摘 要 在現(xiàn)代集成電路芯片中，隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大，一個(gè)系統(tǒng)往往包含多個(gè)時(shí)鐘，如何進(jìn)行異步時(shí)鐘間的數(shù)據(jù)傳輸成為了一個(gè)很重要的問題。異步 FIFO（ First In First Out）是一種先進(jìn)先出電路，可以在兩個(gè)不同的時(shí)鐘系統(tǒng)間進(jìn)行快速準(zhǔn)確的數(shù)據(jù)傳輸，是解決異步時(shí)鐘數(shù)據(jù)傳輸問題的簡(jiǎn)單有 效的方案。異步 FIFO在網(wǎng)絡(luò)接口、數(shù)據(jù)采集和圖像處理等方面得到了十分廣泛的應(yīng)用，由于國內(nèi)對(duì)該方面研究起步較晚，國內(nèi)的一些研究所和廠商開發(fā)的 FIFO 電路還遠(yuǎn)不能滿足市場(chǎng)和軍事需求。 由于在異步電路中，時(shí)鐘間的周期和相位完全獨(dú)立，以及亞穩(wěn)態(tài)問題的存在，數(shù)據(jù)傳輸時(shí)的丟失率不為零，如何實(shí)現(xiàn)異步信號(hào)同步化和降低亞穩(wěn)態(tài)概率以及正確判斷 FIFO 的儲(chǔ)存狀態(tài)成為了設(shè)計(jì)異步 FIFO 電路的難點(diǎn)。本課題介紹了一種基于 FPGA 的異步 FIFO 電路設(shè)計(jì)方法。課題選用 Quartus II 軟件， 在 Cyclone II系列的 EP2C5T144C8N 芯片的基礎(chǔ)上， 利用 VHDL 硬件描述語言進(jìn)行邏輯描述，采用 層次化、描述語言和圖形輸入相結(jié)合的方法 設(shè)計(jì)了一個(gè) RAM深度為 128 bit，數(shù)據(jù)寬度為 8 bit 的高速、高可靠的異步 FIFO 電路，并對(duì)該電路功能進(jìn)行時(shí)序仿真測(cè)試和硬件仿真測(cè)試。 關(guān)鍵詞： 異步 FIFO；同步化；亞穩(wěn)態(tài)；仿真測(cè)試 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） II Abstract In modern IC chips, with the continuous expansion of the scale of design, a system always contains several clocks. How to transmit data between the asynchronous clocks bee a very important FIFO (First In First Out) is a firstin, firstout circuit, it can transmit data between two diffent clock systems fastly and accurately, it is also a simple and effective solution to solve the problem of asynchronous clock data transfer. The asynchronous FIFO has a very wide range of applications in work interface, data acquisition and image because of the aspect of a late start, some domestic research institutes and manufacturers which research the FIFO circuit also can not meet the needs of the market and the military. In the asynchronous circuit, because of that the clock cycle and phase is pletely independent, and the presence of metastability problems, the loss rate of data transmission is not zero. How to implement asynchronous signal synchronization, reduce the probability of metastability and judge the state of the FIFO storage correctly bee a difficult problem while designing the asynchronous FIFO circuit. This paper introduces a method of asynchronous FIFO circuit design based on FPGA. This topic selects Quartus II software, the Cyclone II family EP2C5T144C8N chip, based on the use of VHDL hardware description language for logical descriptions, using the method of bining hierarchical, description language and graphical input ,This topic designs a highspeed, highly reliable asynchronous FIFO circuit as the RAM depth is 128 bit and the data width is 8 bit, and tests the circuit function with timing and software simulation. Keywords:Asynchronous FIFO。 Synchronization。 Metastability。 simulation testing 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） III 目 錄 第一章 緒論 ...................................................... 1 FPGA 簡(jiǎn)介 ..................................................... 1 異步 FIFO 簡(jiǎn)介 ................................................. 1 國內(nèi)外研究現(xiàn)狀及存在的問題 .................................... 1 研究現(xiàn)狀 .................................................. 1 存在問題 .................................................. 2 本課題主要研究?jī)?nèi)容 ............................................ 3 第二章 異步 FIFO 設(shè)計(jì)要求及基本原理 ........................ 4 設(shè)計(jì)要求 ...................................................... 4 異步 FIFO 基本原理 ............................................. 5 異步 FIFO 設(shè)計(jì)難點(diǎn) ............................................. 5 系統(tǒng)設(shè)計(jì)方案 .................................................. 6 異步 FIFO 驗(yàn)證方案 ............................................. 7 驗(yàn)證復(fù)位功能 .............................................. 7 驗(yàn)證寫操作功能 ............................................ 7 驗(yàn)證讀操作功能 ............................................ 7 驗(yàn)證異步 FIFO 電路整體功能 ................................. 7 第三章 模塊設(shè)計(jì)與實(shí)現(xiàn) ......................................... 8 格雷碼計(jì)數(shù)器模塊 .............................................. 8 同步模塊 ...................................................... 8 格雷碼∕自然碼轉(zhuǎn)換模塊 ........................................ 9 空滿標(biāo)志產(chǎn)生模塊 ............................................. 10 雙端口 RAM ................................................... 13 第四章 時(shí)序仿真與實(shí)現(xiàn) ........................................ 15 模塊整合 ..................................................... 15 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） IV 時(shí)序仿真及功能測(cè)試 ........................................... 17 復(fù)位功能軟件仿真與測(cè)試 ................................... 17 寫操作功能時(shí)序仿真與測(cè)試 ................................. 17 讀操作功能時(shí)序仿真與測(cè)試 ................................. 18 異步 FIFO 電路整體功能軟件仿真與測(cè)試 ...................... 18 時(shí)序仿真結(jié)果總結(jié) ......................................... 19 第五章 硬件仿真與實(shí)現(xiàn) ........................................ 20 外部電路焊接 ................................................. 20 引腳分配 ..................................................... 21 調(diào)試電路設(shè)計(jì) ................................................. 24 調(diào)試電路介紹 ............................................. 24 異步時(shí)鐘產(chǎn)生模塊 ......................................... 25 偽隨機(jī)數(shù)據(jù)隊(duì)列產(chǎn)生模塊 ................................... 25 調(diào)試電路引腳分配 ......................................... 26 調(diào)試電路硬件仿真 ......................................... 27 異步 FIFO 電路硬件仿 真 ........................................ 28 復(fù)位功能硬件仿真與測(cè)試 ................................... 29 寫操作功能硬件仿真與測(cè)試 ................................. 30 讀操作功能硬件仿真與測(cè)試 ................................. 30 異步 FIFO 硬件電路整體功能軟硬件仿真與測(cè)試 ................ 31 硬件仿真結(jié)果總結(jié) ......................................... 32 結(jié)論 .............................................................. 33 致謝 .............................................................. 34 參考文獻(xiàn) ......................................................... 35 附錄