【正文】 分廣泛的應(yīng)用，由于國內(nèi)對該方面研究起步較晚，國內(nèi)的一些研究所和廠商開發(fā)的 FIFO 電路還遠(yuǎn)不能滿足市場和軍事需求。 江蘇科技大學(xué) 本 科 畢 業(yè) 設(shè) 計（論文） 學(xué) 院 專 業(yè) 學(xué)生姓名 班級學(xué)號 指導(dǎo)教師 二零壹叁年六月 江蘇科技大學(xué)本科畢業(yè)論文 基于 FPGA 的異步 FIFO 設(shè)計 Asynchronous FIFO design based on FPGA 江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文） I 摘 要 在現(xiàn)代集成電路芯片中，隨著設(shè)計規(guī)模的不斷擴(kuò)大，一個系統(tǒng)往往包含多個時鐘，如何進(jìn)行異步時鐘間的數(shù)據(jù)傳輸成為了一個很重要的問題。異步 FIFO（ First In First Out）是一種先進(jìn)先出電路，可以在兩個不同的時鐘系統(tǒng)間進(jìn)行快速準(zhǔn)確的數(shù)據(jù)傳輸，是解決異步時鐘數(shù)據(jù)傳輸問題的簡單有 效的方案。 由于在異步電路中，時鐘間的周期和相位完全獨(dú)立，以及亞穩(wěn)態(tài)問題的存在，數(shù)據(jù)傳輸時的丟失率不為零，如何實現(xiàn)異步信號同步化和降低亞穩(wěn)態(tài)概率以及正確判斷 FIFO 的儲存狀態(tài)成為了設(shè)計異步 FIFO 電路的難點(diǎn)。課題選用 Quartus II 軟件， 在 Cyclone II系列的 EP2C5T144C8N 芯片的基礎(chǔ)上， 利用 VHDL 硬件描述語言進(jìn)行邏輯描述，采用 層次化、描述語言和圖形輸入相結(jié)合的方法 設(shè)計了一個 RAM深度為 128 bit，數(shù)據(jù)寬度為 8 bit 的高速、高可靠的異步 FIFO 電路，并對該電路功能進(jìn)行時序仿真測試和硬件仿真測試。 Synchronization。 simulation testing 江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文） III 目 錄 第一章 緒論 ...................................................... 1 FPGA 簡介 ..................................................... 1 異步 FIFO 簡介 ................................................. 1 國內(nèi)外研究現(xiàn)狀及存在的問題 .................................... 1 研究現(xiàn)狀 .................................................. 1 存在問題 .................................................. 2 本課題主要研究內(nèi)容 ............................................ 3 第二章 異步 FIFO 設(shè)計要求及基本原理 ........................ 4 設(shè)計要求 ...................................................... 4 異步 FIFO 基本原理 ............................................. 5 異步 FIFO 設(shè)計難點(diǎn) ............................................. 5 系統(tǒng)設(shè)計方案 .................................................. 6 異步 FIFO 驗證方案 ............................................. 7 驗證復(fù)位功能 .............................................. 7 驗證寫操作功能 ............................................ 7 驗證讀操作功能 ............................................ 7 驗證異步 FIFO 電路整體功能 ................................. 7 第三章 模塊設(shè)計與實現(xiàn) ......................................... 8 格雷碼計數(shù)器模塊 .............................................. 8 同步模塊 ...................................................... 8 格雷碼∕自然碼轉(zhuǎn)換模塊 ........................................ 9 空滿標(biāo)志產(chǎn)生模塊 ............................................. 10 雙端口 RAM ................................................... 13 第四章 時序仿真與實現(xiàn) ........................................ 15 模塊整合 ..................................................... 15 江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文） IV 時序仿真及功能測試 ........................................... 17 復(fù)位功能軟件仿真與測試 ................................... 17 寫操作功能時序仿真與測試 ................................. 17 讀操作功能時序仿真與測試 ................................. 18 異步 FIFO 電路整體功能軟件仿真與測試 ...................... 18 時序仿真結(jié)果總結(jié) ......................................... 19 第五章 硬件仿真與實現(xiàn) ........................................ 20 外部電路焊接 ................................................. 20 引腳分配 ..................................................... 21 調(diào)試電路設(shè)計 ................................................. 24 調(diào)試電路介紹 ............................................. 24 異步時鐘產(chǎn)生模塊 ......................................... 25 偽隨機(jī)數(shù)據(jù)隊列產(chǎn)生模塊 ................................... 25 調(diào)試電路引腳分配 ......................................... 26 調(diào)試電路硬件仿真 ......................................... 27 異步 FIFO 電路硬件仿 真 ........................................ 28 復(fù)位功能硬件仿真與測試 ................................... 29 寫操作功能硬件仿真與測試 ................................. 30 讀操作功能硬件仿真與測試 ................................. 30 異步 FIFO 硬件電路整體功能軟硬件仿真與測試 ................ 31 硬件仿真結(jié)果總結(jié) ......................................... 32 結(jié)論 .............................................................. 33 致謝 .............................................................. 34 參考文獻(xiàn) ......................................................... 35 附錄 .............................................................. 36 江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文） 1 第一章 緒論 FPGA 簡介 FPGA（ Field－ Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在CPLD、 PAL、 GAL等可 編程器 件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物 [10]。 FPGA 作為一種半定制電路而出現(xiàn) 在 專用集成電路 （ ASIC）領(lǐng)域中，既克服了 先前 可 編程 器 件 的 門電路數(shù) 目 有限的缺點(diǎn)，又 彌補(bǔ) 了定制電路的不足。 異步 FIFO 簡介 在現(xiàn)代集成電路芯片中，設(shè)計規(guī)模不斷擴(kuò)大，一個系統(tǒng)中往往包含多個時鐘。異步 FIFO（ First In First Out）是解決這個問題的一個簡單有效的方案。異步 FIFO在網(wǎng)絡(luò)接口、數(shù)據(jù)采集和圖像處理等方面得到了十分廣泛的應(yīng)用 [2]。本課題介紹了一種基于 FPGA 設(shè)計高速可靠的異步 FIFO 電路的方法。新型的 FIFO 芯片是基于 RAM 結(jié)構(gòu)的大規(guī)模集成（ LSI）電路，其內(nèi)部存儲單元使用一個雙端口 RAM，具有輸入和輸出兩套數(shù)據(jù)線。這種芯片能在存儲寬度和深度上得到很大的發(fā)展。 隨著微電子技術(shù)的飛速發(fā)展，新一代的 FIFO芯片容量越來越大，速度越來越快，體積也越來越小。Cypress Semiconductor公司推出具有 80位寬的 BEAST型的高性能 FIFO存儲器，它的帶寬高達(dá) 300bps，可以工作在 200 MHz頻率下； Honeywell公司推出了一種基于SOI的 FIFO存儲器，它采用專門的抗輻射加固工藝和設(shè)計版圖，主要用于軍事系統(tǒng)和高輻射的空間環(huán)境中； FIFO芯片的最新產(chǎn)品是 IDT公司推 出的多隊列 FIFO存儲器系列，它使用集成的嵌入式 FIFO存儲器核和高速隊列邏輯來構(gòu)成塊結(jié)構(gòu)。目前在國內(nèi)大部分集成芯片中，單獨(dú)做 FIFO芯片的很少，國內(nèi)的一些研究所和廠商也開發(fā)了 FIFO電路，但還遠(yuǎn)不能滿足市場和軍事需求。在大部分的 EDA軟件中，都是通過綜合器來完成對 EDA等硬件語言的編譯的，綜合器將硬件描述語言的描述轉(zhuǎn)變?yōu)槲锢砜蓪崿F(xiàn)的電路形式，由于 FIFO是基于 RAM結(jié)構(gòu)的，大部分的參考資料都是建立在數(shù)組存取的基礎(chǔ)上對FIFO進(jìn)行描述的，然而綜合器對數(shù)組的綜合一般是將其轉(zhuǎn)變?yōu)榧拇嫫鞯慕Y(jié)構(gòu)，這帶來的缺陷是綜合后的結(jié)構(gòu)會非常龐大，造成在大容量的 FIFO設(shè)計時，會產(chǎn)生大量面積的浪費(fèi)，甚至無法集成。 論文各章節(jié)的主要內(nèi)容安排如下： 第一章為緒論，簡要介紹了 FPGA 的相關(guān)知識以及異步 FIFO 的主要作用、研究背景和國內(nèi)外的發(fā)展現(xiàn)狀，并概括介紹了本課題的主要研究內(nèi)容。 第三章為模塊設(shè)計與實現(xiàn)，主要介紹了異步 FIFO 的模塊組成及各模塊的功能和原理，并利用 VHDL 硬件描述語言，通過 Quartus II 軟件對各模塊進(jìn)行了編寫和仿真。 第五章為硬件仿真與實現(xiàn)，連接外設(shè)及進(jìn)行引腳分配后，將完成的異步 FIFO頂層實體下載入 開發(fā)板，并通過編寫測試程序產(chǎn)生讀寫時鐘及偽隨機(jī)數(shù)輸入數(shù)據(jù)，利用 Quartus II 軟件的嵌入式邏輯分析儀 SignalTap II 對實物進(jìn)行硬件仿真和分析，完成設(shè)計任務(wù)。 江蘇科技大學(xué)本科畢業(yè)設(shè)計（論文） 4 第二章 異步 FIFO 設(shè)計要求及基本原理 設(shè)計要求 本課題使用 EP2C5T144C8N 核心板最小系統(tǒng)設(shè)計一個 RAM 深度為 128 bit，數(shù)據(jù)寬度為 8 bit 的異步 FIFO 電路，其外部接口如圖 21 所示，接口說明如表 21所示 。當(dāng)寫時鐘脈沖上升沿到來時，判斷寫信號是否有效，有效則寫入一個八位數(shù)據(jù)到 RAM 中；當(dāng)讀時鐘脈沖上升沿到來時，判斷讀信號是否有效，有效則從 RAM 中把一個八位數(shù)據(jù)讀取出來。 圖 21 異步 FIFO 外部接口 表 21 異步 FIFO 外部接口說明 管腳名稱 方向 說明 rst in 復(fù)位，低電平有效 wr_en in 寫使能，高電平有效 rd_en in 讀使能，高電平有效 wr_clk in 寫時鐘 rd_cl