基于vhdl數(shù)控直流穩(wěn)壓電源的設(shè)計(jì)-數(shù)字電路(存儲(chǔ)版)
【正文】 q: out std_logic_vector(3 downto 0)。 數(shù)字電路課程設(shè)計(jì)報(bào)告 第 13 頁 共 19 頁 library ieee。 when 0110= d= 1011111 。 d : out std_logic_vector(6 downto 0))。 end entity or2a。 q=q1。039。 if q1=9 then tc_1=39。 end if。139。139。 tc_u,tc_d: out std_logic)。 主要技術(shù)指標(biāo) 本文所設(shè)計(jì)數(shù)控直流電源的電壓輸出范圍為 0~，步進(jìn)電壓值為 ，輸出紋波電壓不大于 10mv，輸出電流為 5A。調(diào)整管采用大功率達(dá)林頓管，確保電路的輸出電流值達(dá)到設(shè)計(jì)要求。 數(shù)字電路課程設(shè)計(jì)報(bào)告 第 7 頁 共 19 頁 當(dāng) ILE=1,CS=0,WR=0，輸入數(shù)據(jù) d7~d0 存入 8 位輸入寄存器中，當(dāng) WR2=0，XFER=0 時(shí)，輸入寄存器中所存內(nèi)容進(jìn)入 8 位 DAC 寄存器并進(jìn)行 D/A 轉(zhuǎn)換。 數(shù)字顯示電路的設(shè)計(jì) 工 作原理 數(shù)字顯示驅(qū)動(dòng) 也是用可編程的邏輯器件做的 ， 它把從計(jì)數(shù)器傳送來的二 ~ 十進(jìn)制碼，驅(qū)動(dòng)數(shù)碼管顯示數(shù)碼。 此原理方框圖如下圖 1 所示。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。生產(chǎn) PLD 的廠家很多，但最 有代表性的PLD 廠家為 Altera、 Xilinx 和 Lattice 公司。數(shù)字電路課程設(shè)計(jì)報(bào)告 第 1 頁 共 20 頁 第 1 章 序言 隨著人們生活水平的不斷提高 ,數(shù)字化控制無疑是人們追求的目標(biāo)之一 ,它所給人帶來的方便也是不可否定的 ,其中數(shù)控制直流穩(wěn)壓電源就是一個(gè)很好的典型例子 ,但人們對(duì)它的要求也越來越高 ,要為現(xiàn)代人工作、科研，生活、提供更好的，更方便的設(shè)施就需要從數(shù)字電子技術(shù)入手，一切向數(shù)字化，智能化方向發(fā)展 . 本文所介紹的數(shù)控直流穩(wěn)壓電源與傳統(tǒng)的穩(wěn)壓電源相比，具有操作方便，電壓穩(wěn)定度高的特點(diǎn)，其輸出電壓大小采用數(shù)字顯示，主要用于要求電源精度比較高的設(shè)備，或科研實(shí)驗(yàn)電源使用，并且此設(shè)計(jì)，沒有用到單片機(jī)，只用到了數(shù)字技術(shù)中的可逆計(jì)數(shù)器， D/A 轉(zhuǎn)換器， 譯碼顯示等電路 ，具有控制精度高，制作比較容易等優(yōu)點(diǎn) 。它們的基本設(shè)計(jì)方法是借助于 EDA 軟件，用原理圖、 狀態(tài)機(jī)、布爾表達(dá)式、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，最后用編程器或下載電纜，由目標(biāo)器件實(shí)現(xiàn)。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。此下所講的數(shù)控電源主要就是對(duì)此組電壓進(jìn)行控制，使輸出 0~9V 的穩(wěn)定的可調(diào)直流電壓。隨著數(shù)字量的改變，顯示部分不斷 的 變化， 而不同的數(shù)字量經(jīng)過 D/A轉(zhuǎn)換與放大調(diào)整后，整個(gè)硬件部分的輸出電壓也不斷的變化，即實(shí)現(xiàn)了 數(shù)控制直流穩(wěn)壓電源 的目的。 圖 4 GND：接地端。 其中 IN為反相輸 入端 ,IN+為同相輸入端；OUT 為輸出端； VCC和 Vcc+為正負(fù)電源供； 調(diào) 整電路輸出的設(shè)計(jì) 調(diào)整輸出級(jí)采用運(yùn)放作射極跟隨器，使調(diào)整管的輸出電壓精確地與 D/A 轉(zhuǎn)換器輸出電壓保持一致。 輸入數(shù)字 10011001，調(diào)整 Re Re Rf 使輸出電壓 Vo 達(dá)到預(yù)定的滿量程。 q: out std_logic_vector(3 downto 0)。 elsif set=39。 then if ctr=39。 數(shù)字電路課程設(shè)計(jì)報(bào)告 第 11 頁 共 19 頁 else q1=q11。039。 then tc_1=39。 end process。 c : out std_logic)。 entity bec_led is port(num: in std_logic_vector(3 downto 0)。 when 0101= d= 1011011 。 end xx。 architecture yy of top1 is ponent t10 is port(rst,set,en,clk,ctr: in std_logic。 d : out std_logic_vector(6 downto 0))。 u4:bec_led port map(num=
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