基于vhdl的8位十進(jìn)制頻率計(jì)設(shè)計(jì)(存儲(chǔ)版)
【正文】 =01011110。 WHEN 0101=DOUT=01101101。 ARCHITECTURE BEHAV OF DELED IS SIGNAL DATA:STD_LOGIC_VECTOR(3 DOWNTO 0)。 end process。 when 010=daout=din(11 downto 8)。139。 entity seltime is port( clk : in std_logic。) then data=din。 begin process(rst,load) begin if rst=39。 寄存器模塊 library ieee。139。) then div2clk=not div2clk。 en: out std_logic。 掃描模塊仿真 由上圖可以看出， sel 從 000 開(kāi)始 循環(huán)計(jì)數(shù) 至 111， 當(dāng) clk 上升沿到來(lái)時(shí)，若sel 為 111，則將 sel 置為 000 重新計(jì)數(shù)。 s[3… 0]經(jīng)過(guò)譯碼對(duì)應(yīng)著一個(gè) 32 位的 dout，而 A 到G 分別對(duì)應(yīng) dout(0)至 dout(7)。 sel 為一個(gè) 7 進(jìn)制計(jì)數(shù)器，當(dāng) sel 為 000 時(shí)， daout 對(duì)應(yīng) 著輸入 din 的 0 到 3位，當(dāng) sel 為 001 時(shí)， daout 對(duì)應(yīng)著輸入 din 的 4 到 7 位，以此類(lèi)推，當(dāng) sel 為 111時(shí)， daout 對(duì)應(yīng) din 的 28 到 31 位。在每一次測(cè)量開(kāi)始時(shí)，都必須重新對(duì)計(jì)數(shù)器清 0。鎖存器的設(shè)計(jì)要求 :若已有 24 位 BCD碼存于此模塊的輸入口 ,在信號(hào) load 的上跳沿后即被鎖存到寄存器 regester 內(nèi)部 ,并 由 regester 的輸出端輸出 , 然后有實(shí)驗(yàn)箱上 7 段譯碼器譯成能在數(shù)碼管上顯示輸出的相應(yīng)數(shù)值。 鎖存信號(hào)之后 ,必須有一個(gè)清零信號(hào)對(duì)計(jì)數(shù)器進(jìn)行清零 ,為下 1s 的 計(jì)數(shù) 操作做準(zhǔn)備。 3 頻率計(jì)的組成 部分 頻率計(jì)主要由 5 個(gè)部分組成 : 測(cè)頻控制信號(hào)發(fā)生器 fctrl、 8 個(gè)有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器 t 1 個(gè)鎖存器 regester3顯示模塊 deled 和控制顯示模塊seltime。 1個(gè)脈沖誤差。 掌握虛擬數(shù)字頻率計(jì)的軟件設(shè)計(jì)。 1 基于 VHDL的 8位十進(jìn)制頻率計(jì)設(shè)計(jì) 目錄 目錄 .............................................................................................................................................1 摘要 .............................................................................................................................................2 ..................................................................................................................................2 ..................................................................................................................................2 ..................................................................................................................................2 ......................................................................................................................3 ...........................................................................................................3 ...............................................................................................................3 ...........................................................................................................3 .
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