【正文】 1=led=0001111。 when 1000=led=0000000。 when 1001=led=0000100。 when others=led=1111110。 end case。 end process。 33 en = 39。039。 sel= t。 end Behavioral。 6. 按鍵消抖 出于對(duì)實(shí)際電路操作時(shí)的考慮 ：電路板上的鍵按下后不一定只能產(chǎn)生一個(gè)脈沖信號(hào)，可能按下的一瞬間就會(huì)產(chǎn)生多個(gè)脈沖導(dǎo)致輸出信號(hào)改變了多次，所以需要按鍵 消抖來避免這種情況的發(fā)生。示意圖如下： 程序如下： library IEEE。 use 。 use 。 entity key_debounce is Port ( clk : in STD_LOGIC。 key_in : in STD_LOGIC。 key_out : out STD_LOGIC)。 end key_debounce。 architecture Behavioral of key_debounce is signal t :STD_LOGIC_VECTOR(1 downto 0)。 signal k1,k2:STD_LOGIC。 begin process(clk,key_in) begin if clk39。event and clk = 39。039。 then if t = 3 then k1 = 39。139。 else k1 = 39。039。 t = t+1。 end if。 k2 = k1。 34 end if。 if key_in = 39。039。 then t = 00。 end if。 end process。 key_out = (not k1) and k2。 end Behavioral。 7. 控制電路 控制電路起到的是一個(gè)狀態(tài)機(jī)的作用，事先設(shè)定好的狀態(tài)再根據(jù)按鍵的輸入進(jìn)行狀態(tài)轉(zhuǎn)換來實(shí)現(xiàn)所需的功能。如本實(shí)驗(yàn)的要求 ： 有兩個(gè)按鈕開關(guān)Start/Stop 和 Split/Reset，控制秒表的啟動(dòng)、停止、分段和復(fù)位：在秒表已經(jīng)被復(fù)位的情況下，按下“ Start/Stop”鍵，秒表開始計(jì)時(shí)。在秒表正常運(yùn)行的情況下，如果按下“ Start/Stop”鍵，則秒表暫停計(jì)時(shí)；再次按下該鍵，秒表繼續(xù)計(jì)時(shí)。在秒表正常運(yùn)行的情況下，如果按下“ Split/Reset”鍵，顯示停止在按鍵時(shí)的時(shí)間，但秒表仍然在計(jì)時(shí)；再次按下該鍵，秒 表恢復(fù)正常顯示。在秒表暫停計(jì)時(shí)的情況下，按下“ Split/Reset”鍵，秒表復(fù)位歸零。為了更清晰地分析狀態(tài)機(jī)的工作原理我們可以作出狀態(tài)轉(zhuǎn)換圖： 這時(shí)候就可以很簡(jiǎn)單的用 if或 case 語句來描述狀態(tài)間的轉(zhuǎn)換了。 程序如下： library IEEE。 use 。 use 。 use 。 35 entity control is Port ( key_stsp : in STD_LOGIC。 key_strt : in STD_LOGIC。 clk : in STD_LOGIC。 rst : out STD_LOGIC。 ena : out STD_LOGIC。 l_ena : out STD_LOGIC)。 end control。 architecture Behavioral of control is signal ctrl : std_logic_vector(2 downto 0) :=111。 begin rst=ctrl(2)。 ena=ctrl(1)。 l_ena=ctrl(0)。 process(clk,key_stsp) begin if clk39。event and clk = 39。139。 then if key_stsp = 39。139。 then if ctrl = 111 then ctrl = 011。 elsif ctrl = 001 then ctrl = 011。 elsif ctrl = 011 then ctrl = 001。 case ctrl is when 111 = ctrl = 011。 when 001 = ctrl = 011。 when 011 = ctrl = 001。 when others = ctrl = ctrl。 end case。 end if。 elsif key_strt = 39。139。 then if ctrl = 001 then ctrl = 111。 elsif ctrl = 011 then ctrl = 010。 elsif ctrl = 010 then ctrl = 011。 end if。 end if。 end if。 end process。 end Behavioral。 36 8. 模塊完成 在各個(gè)模塊編譯通過沒有語法錯(cuò)誤以后，接下來就是根據(jù)示意圖進(jìn)行模塊間的連接，電路示意圖如下： 程序如下： library IEEE。 use 。 use 。 use 。 entity miaobiao is Port ( key_1 : in STD_LOGIC。 key_2 : in STD_LOGIC。 clk_48mhz : in STD_LOGIC。 a,b,c,d,e,f,g : out STD_LOGIC。 sel_a,sel_b,sel_c : out STD_LOGIC。 ncs : out STD_LOGIC)。 end miaobiao。 architecture Behavioral of miaobiao is COMPONENT fenpinclk PORT( clkin : IN std_logic。 clkout1k : OUT std_logic。 clkout100 : OUT std_logic )。 END COMPONENT。 COMPONENT key_debounce PORT( clk : IN std_logic。 key_in : IN std_logic。 37 key_out : OUT std_logic )。 END COMPONENT。 COMPONENT control PORT( key_stsp : IN std_logic。 key_strt : IN std_logic。 clk : IN std_logic。 rst : OUT std_logic。 ena : OUT std_logic。 l_ena : OUT std_logic )。 END COMPONENT。 COMPONENT count10 PORT( rst : IN std_logic。 clk : IN std_logic。 ena : IN std_logic。 count_out : OUT std_logic_vector(3 downto 0)。 carry_out : OUT std_logic )。 END COMPONENT。 COMPONENT count6 PORT( rst : IN std_logic。 clk : IN std_logic。 ena : IN std_logic。 count_out : OUT std_logic_vector(3 downto 0)。 carry_out : OUT std_logic )。 END COMPONENT。 COMPONENT locker PORT( data_in : IN std_logic_vector(3 downto 0)。 l_ena : IN std_logic。 data_out : OUT std_logic_vector(3 downto 0) )。 END COMPONENT。 COMPONENT show PORT( clk : IN std_logic。 t0 : IN std_logic_vector(3 downto 0)。 t1 : IN std_logic_vector(3 downto 0)。 t2 : IN std_logic_vector(3 downto 0)。 38 t3 : IN std_logic_vector(3 downto 0)。 t4 : IN std_logic_vector(3 downto 0)。 t5 : IN std_logic_vector(3 downto 0)。 sel : OUT std_logic_vector(2 downto 0)。 led : OUT std_logic_vector(6 downto 0)。 en : OUT std_logic )。 END COMPONENT。 signal clk_1khz,clk_100hz,keyde_1,keyde_2,rst_ctrl,ena_ctrl,l_ena_ctrl:std_logic。 signal clk_1,clk_2,clk_3,clk_4,clk_5:std_logic。 signal datain_1,datain_2,datain_3,datain_4,datain_5,datain_6:std_logic_vector(3 downto 0)。 signal dataout_1,dataout_2,dataout_3,dataout_4,dataout_5,dataout_6:std_logic_vector(3 downto 0)。 signal sel_sum:std_logic_vector(2 downto 0)。 signal led_sum:std_logic_vector(6 downto 0)。 begin sel_a=sel_sum(0)。 sel_b=sel_sum(1)。 sel_c=sel_sum(2)。 a=led_sum(6)。 b=led_sum(5)。 c=led_sum(4)。 d=led_sum(3)。 e=led_sum(2)。 f=led_sum(1)。 g=led_sum(0)。 u1: fenpinclk PORT MAP( clkin = clk_48mhz, clkout1k = clk_1khz, clkout100 = clk_100hz )。 u2: key_debounce PORT MAP( clk = clk_1khz, key_in = key_1, key_out = keyde_1 )。 u3: key_debounce PORT MAP( clk = clk_1khz, key_in = key_2, key_out = keyde_2 )。 u4: control PORT MAP( key_stsp = keyde_1, key_strt = keyde_2, 39 clk = clk_1khz, rst = rst_ctrl, ena = ena_ctrl, l_ena = l_ena_ctrl )。 u5: count10 PORT MAP( rst = rst_ctrl, clk = clk_100hz, ena = ena_ctrl, count_out = datain_1, carry_out = clk_1 )。 u6: locker PORT MAP( data_in = datain_1, l_ena = l_ena_ctrl, data_out = dataout_1 )。 u7: count10 PORT MAP( rst = rst_ctrl, clk = clk_1, ena = ena_ctrl, count_out = datain_2, carry_out = clk_2 )。 u8: locker PORT MAP( data_in = datain_2, l_ena = l_ena_ctrl, data_out =