【正文】 to 0)=0111else 000000010010when middata(3 downto 0)=0110else 000000010000when middata(3 downto 0)=0101else 000000001000when middata(3 downto 0)=0100else 000000000110when middata(3 downto 0)=0011else 000000000100when middata(3 downto 0)=0010else 000000000010when middata(3 downto 0)=0001else 000000000000。 (3)Check BCD Addition Carry c0=39。139。 when hdata(3 downto 0)+ldata(3 downto 0)01001 else 39。039。 c1=39。139。 when hdata(7 downto 4)+ldata(7 downto 4)01001 else 39。039。 c2=39。139。 when hdata(11 downto 8)+ldata(11 downto 8)01001 else 39。039。 (4)BCD Addition(3~0) vdata(3 downto 0)=hdata(3 downto 0)+ldata(3 downto 0)+0110 when c0=39。139。 else hdata(3 downto 0)+ldata(3 downto 0)。 (5)BCD Addition(7~4) vdata(7 downto 4)=hdata(7 downto 4)+ldata(7 downto 4)+0111 when c1=39。139。 and c0=39。139。 else hdata(7 downto 4)+ldata(7 downto 4)+0110 when c1=39。139。 and c0=39。039。 else hdata(7 downto 4)+ldata(7 downto 4)+0001 when c1=39。039。 and c0=39。139。 else hdata(7 downto 4)+ldata(7 downto 4)。 (6)BCD Addition(11~8) vdata(11 downto 8)=hdata(11 downto 8)+ldata(11 downto 8)+0111 when c2=39。139。 and c1=39。139。 沈陽理工大學學士學位論文 26 else hdata(11 downto 8)+ldata(11 downto 8)+0110 when c2=39。139。 and c1=39。039。 else hdata(11 downto 8)+ldata(11 downto 8)+0001 when c2=39。039。 and c1=39。139。 else hdata(11 downto 8)+ldata(11 downto 8)。 b_dataout=vdata。 end one。 上述程序 (1)、 (2)區(qū)塊分別是高、低 4 位的電壓查表轉(zhuǎn)換，轉(zhuǎn)換結(jié)果各是 12 位的 BCD碼；程序 (3)區(qū)塊是在 BCD 碼相加前，先行判斷那幾個 4 位相加會有幾位，并做進位記錄；程序 )(4)~(6)區(qū)塊分別是由第 4 位、中 4 位、高 4 位作 BCD 碼相加。 圖 BCD 轉(zhuǎn)換模塊原理圖 該模塊時序仿真圖如 圖 所示 ： 圖 BCD 轉(zhuǎn)換仿真時序圖 如圖 ： B_Datain:輸入 , B_Dataout:輸出。 將 8 位數(shù)字量轉(zhuǎn)化為 3 位 BCD 碼 圖中 Datain“ 11011110”，“ 1101”對應(yīng)的電壓值位 ,其對應(yīng)的 BCD 編碼為“ 010000010110”，“ 1110”對應(yīng)的電壓值為 ，其對應(yīng)的 BCD編碼為“ 000000101000”。低 4 位相加為“ 1110”，大于 9，加 6 將其調(diào)整為 BCD 碼，其值為 0100，并且向前有一進位。四位相加的結(jié)果為 0011，由于低位有進位，因此最終結(jié)果為 0100,。高四位的結(jié)果為 ，與 + 的結(jié)果一樣。 沈陽理工大學學士學位論文 27 Leddisplay 功能：用 LED 進行數(shù)碼顯示。 library ieee。 use 。 use 。 use 。 entity leddisplay is port(bcdcode:in std_logic_vector(11 downto 0)。 ck:in std_logic。 led_dp:out std_logic。 seg:out std_logic_vector(6 downto 0)。 sel:out std_logic_vector(1 downto 0))。 end leddisplay。 architecture one of leddisplay is signal num:std_logic_vector(3 downto 0)。 signal count:std_logic_vector(1 downto 0)。 begin process(ck) begin if ck 39。event and ck=39。139。 then count=count+1。 end if。 end process。 sel=count。 (1) num=bcdcode(3 downto 0) when count=0 else bcdcode(7 downto 4) when count=1 else bcdcode(11 downto 8) when count=2 else 0000。 (2) 沈陽理工大學學士學位論文 28 led_dp=39。139。 when count=2 else 39。039。 seg=0111111 when num =0 else 0000110 when num =1 else 1011011 when num =2 else 1001111 when num =3 else 1100110 when num =4 else 1101101 when num =5 else 1111101 when num =6 else 0000111 when num =7 else 1111111 when num =8 else 1101111 when num =9 else 1110111 when num =10 else 1111100 when num =11 else 0111001 when num =12 else 1011110 when num =13 else 1111001 when num =14 else 1110001 when num =15 else 0000000。 end one。 程序 (1)是位選代碼，當 count 是 0 的時候，輸出 BCD 碼的低四位；當 count 是 1 的時候，輸出 BCD 碼的中四位；當 count 是 2 的時候輸出 BCD 碼的高四位；當 count 是其他值的時候輸出值是 0。程序 (2)是 LED 各數(shù)字的位選代碼。 其生成項目符號如圖 所示： 圖 LED 顯示模塊原理圖 沈陽理工大學學士學位論文 29 該模塊時序仿真圖如下： 圖 LED 顯示仿真時序圖 CK、 Bcdcode 是輸出端， Sel、 Seg、 Led_dp 是輸出端。 由仿真圖可以看出當 sel是 00 時輸出低四位即 1（ LED7 位位選碼是 0000110）；當sel是 01 時輸出的中四位即 2（ LED7 為位選碼是 1011011）；當 sel是 10 時輸出的是高四位即 3（ LED7 位位選碼是 100111）；當 sel 是 11 是輸出的是 0（ LED7 位位選碼是0111111）。 頂層模塊設(shè)計 設(shè)計頂層文件時，使用了原理圖輸入法。圖 為數(shù)字電壓表的頂層模塊。 圖 頂層原理圖 沈陽理工大學學士學位論文 30 圖 數(shù)字電壓表仿真時序圖 從圖 中可以看出當輸入 10001111 時， seg 輸出的是 1111101； 1111111； 1011011。輸入 10001111 時，經(jīng) ADC0809 轉(zhuǎn)換后對應(yīng)輸出的值是 10001111，高四位 1000 對應(yīng)的電壓值是 ，低四位 1111 對應(yīng)的電壓值是 ，所以輸出電壓是 ， 2 的 LED7位位選碼是 1011011,8 的 LED7 位位選碼是 1111111,6 的 7 位位選碼是 1111101，所以輸出的結(jié)果是 ，仿真無誤。 沈陽理工大學學士學位論文 31 結(jié) 論 心得： 剛開始的時候覺得這個設(shè)計很難，無從下手，但是經(jīng)過這學期的畢業(yè)設(shè)計，在老師的輔導(dǎo)下，查閱了許多有關(guān) VHDL 與電壓表的資料后，從難到易，讓我慢慢理解了設(shè)計思路，對課題內(nèi)容有了進一步的了解，在 VHDL 硬件描述語言下，成功完成了數(shù)字電壓表的設(shè)計，并在 Quartus‖編譯平臺上仿真得出結(jié)果，驗證了設(shè)計的可行性。通過這次數(shù)字電壓表的設(shè)計，讓我學到了很多，掌握了 VHDL 語言的編程還有 Quartus‖軟件的運用，還有就是讓我明白了遇到困難不要退縮，要積極的去解決問題，這樣才能 更好的提高自己，完善自我，為我們以后面向社會打下堅實的基礎(chǔ)。 展望： 本系統(tǒng)是用 FPGA 實現(xiàn)的數(shù)字電壓表。隨著 EDA 技術(shù)的廣泛應(yīng)用， FPGA 已成為現(xiàn)代數(shù)字系統(tǒng)設(shè)計的主要手段，在 QUARTUS II 環(huán)境下采用 VHDL 語言實現(xiàn)了數(shù)據(jù)采集、轉(zhuǎn)換及顯示。 數(shù)字電壓表是大學物理教學和實驗中的重要儀表，其數(shù)字化是指將連續(xù)的模擬電壓量轉(zhuǎn)換成不連續(xù)、離散的數(shù)字量并加以顯示。傳統(tǒng)的實驗用模擬電壓表功能單一、精度低、體積大，且存在讀數(shù)時的視差，長時間連續(xù)使用易引起視覺疲勞，使用中存在諸多不便。而目前數(shù)字萬用表的內(nèi)部核心 多是模／數(shù)轉(zhuǎn)換器，其精度很大程度上限制了整個表的準確度，可靠性較差。本文采用性能優(yōu)越的 8 位 A／ D 轉(zhuǎn)換器對模擬電壓采樣，以一片高性能 FPGA 芯片為控制核心，分別在軟件和硬件上實現(xiàn)了諸多功能，對電壓信號的轉(zhuǎn)換結(jié)果進行準確實時的運算處理并送出顯示。 采用現(xiàn)場可編程門陣列即 FPGA 為系統(tǒng)核心，是當今電子產(chǎn)品設(shè)計的熱門發(fā)展方向。系統(tǒng)最大限度地將所有器件集成在 FPGA 芯片上。體積大大減小、降低了功耗、集成度高，可靠性高，較好地實現(xiàn)了電壓的精準測量。而且邏輯單元控制靈活、適用范圍極廣，實現(xiàn)了大規(guī)模和超大規(guī)模電路的集成。 其硬件功能完全由軟件編程實現(xiàn)，修改調(diào)試方便，在不改變原有電路的基礎(chǔ)上便可實現(xiàn)系統(tǒng)升級。較好地克服了電壓表采用雙積分式模／數(shù)轉(zhuǎn)換器作為核心器件和采用單片機作為系統(tǒng)控制核心的缺陷，具有自己獨特的優(yōu)勢。綜合上述分析，采用 FPGA 技術(shù)，優(yōu)勢明顯。 沈陽理工大學學士學位論文 32 致 謝 本次畢業(yè)設(shè)計是在崔秀敏老師的細心指導(dǎo)下完成的，從最初的定題，到搜集資料，到寫作、修改，論文定稿，老師給了我耐心和無私的幫助。還有就是其中遇到了很多困難和障礙，但是在老師和同學們的幫助下我最終完成了此次畢業(yè)設(shè)計，在此表示衷心的感謝。 同時也感謝學校為我們提供了良好 的學習環(huán)境，使我們能夠在此專心的學習；另外我必須感謝我的父母。作為他們的孩子，我秉承了他們樸實、堅韌的性格，也因此我有足夠的信心和能力去戰(zhàn)勝前進道路上的艱難險阻；也因為他們的日以辛勞，我才有機會進入大學，進而取得進一步發(fā)展的機會。 還有就是要感謝我身邊的朋友，在軟件的使用上給予了我很大的幫助，如果沒有你們的支持和傾心的協(xié)助，我是無法解決這些困難和疑惑，最終能夠讓本文順利完成。！ 至此論文付梓之際，我的心情無法保持平靜，從開始選擇課題到論文的順利答辯，有無數(shù)可敬的師長、朋友給了我很多的幫助，在這里請您接受我誠