基于vhdl的出租車計(jì)費(fèi)器設(shè)計(jì)畢業(yè)論文-資料下載頁
2025-06-26 12:13本頁面
【正文】 end if。 else k0=k0+39。139。 end if。 大于3公里，使能有效 if k0=0011 then en0=39。139。 end if。 單程且大于20公里，使能有效 if k1=0001 and k0=1001 and single=39。139。 then en1=39。139。 end if。 end if。 end process。 計(jì)費(fèi)進(jìn)程 u5:process(start,f,start_r) begin if start=39。139。 and start_r=39。039。 then c0=0000。 c1=1000。 c2=0000。 c3=0000。 elsif rising_edge(f) then if en1=39。039。 then 小于20公里時，每公里1元 if c1=1001 then c1=0000。 if c2=1001 then c2=0000。 if c3=1001 then c3=0000。 else c3=c3+39。139。 end if。 else c2=c2+39。139。 end if。 else c1=c1+39。139。 end if。 else 超過20公里， if(c0=0101 and c1=1000) or c1=1001 then ， if c1=1001 and c0=0101 then c0=0000。 c1=0001。 ， elsif c1=1001 and c0=0000 then c0=0101。 c1=0000。 ， elsif c1=1000 and c0=0101 then c0=0000。 c1=0000。 end if。 if c2=1001 then c2=0000。 if c3=1001 then c3=0000。 else c3=c3+39。139。 end if。 else c2=c2+39。139。 end if。 elsif c0=0000 then c0=0101。 c1=c1+39。139。 else c0=0000。 c1=c1+0010。 end if。 end if。 end if。 end process。end behave。顯示模塊的VHDL編程：library ieee。use 。use 。use 。entity display is port(clk : in std_logic。 char0 : in std_logic_vector(3 downto 0)。 char1 : in std_logic_vector(3 downto 0)。 char2 : in std_logic_vector(3 downto 0)。 char3 : in std_logic_vector(3 downto 0)。 min0 : in std_logic_vector(3 downto 0)。 min1 : in std_logic_vector(3 downto 0)。 km0 : in std_logic_vector(3 downto 0)。 km1 : in std_logic_vector(3 downto 0)。 sel : out std_logic_vector(2 downto 0)。 show : out std_logic_vector(7 downto 0))。end display。architecture rtl of display is signal q : std_logic_vector(31 downto 0)。 signal q_reg : std_logic_vector(3 downto 0)。 signal sel_reg : std_logic_vector(2 downto 0)。 signal show_reg : std_logic_vector(6 downto 0)。begin q=min1 amp。 min0 amp。 km1 amp。 km0 amp。 char3 amp。 char2 amp。 char1 amp。 char0。 process(clk) begin if(clk39。event and clk=39。139。) then if(sel_reg=111) then sel_reg=000。 else sel_reg=sel_reg+1。 end if。 end if。 end process。 process(sel_reg,q(31 downto 0)) begin case sel_reg is when 000=q_reg=q(3 downto 0)。 when 001=q_reg=q(7 downto 4)。 when 010=q_reg=q(11 downto 8)。 when 011=q_reg=q(15 downto 12)。 when 100=q_reg=q(19 downto 16)。 when 101=q_reg=q(23 downto 20)。 when 110=q_reg=q(27 downto 24)。 when 111=q_reg=q(31 downto 28)。 when others=q_reg=XXXX。 end case。 end process。 sel=sel_reg。 with q_reg select show_reg = 0111111 when 0000, 0000110 when 0001, 1011011 when 0010, 1001111 when 0011, 1100110 when 0100, 1101101 when 0101, 1111101 when 0110, 0000111 when 0111, 1111111 when 1000, 1101111 when 1001, 0000000 when others。 show = 39。139。 amp。 show_reg when sel_reg=001 else 39。039。 amp。 show_reg。end rtl。2
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