【正文】 aFunction 宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。 （ 5） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最 終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 （ 2） VHDL 豐 富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 VHDL 采用基于庫(kù)（ Library）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。當(dāng)設(shè)計(jì)描述完成后，可以用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)其功能。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。在硬件電路設(shè)計(jì)過(guò)程中，主要的設(shè)計(jì)文件是用 VHDL 編寫(xiě)的源代碼，因?yàn)?VHDL易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。 VHDL 支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語(yǔ)言所不能比擬的。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來(lái)設(shè)計(jì) ASIC。最初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設(shè)計(jì)語(yǔ)言 。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫(kù)的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)換變得輕而易舉。 Cyclone II 系列 FPGA 還支持 NIOS II 嵌入式處理器，在一片 FPGA 芯片內(nèi)部可以嵌入 1 個(gè)或多個(gè) NIOS II 處理器。 Cyclone II FPGA 以低于 ASIC 的成本實(shí)現(xiàn)了高性能和低功耗。這樣，同一片 FPGA、不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失。 FPGA 是由存放在片內(nèi) RAM 中的程序來(lái)設(shè)置其工作狀態(tài)的。其中 CLB 結(jié)構(gòu)如圖 1 所示。 本章小節(jié) 本章首先對(duì)所研究課題的背景做以闡述， 簡(jiǎn)要介紹了 FPGA 的發(fā)展歷程，進(jìn)而 從 鬧鐘的發(fā)展歷史到今天的廣泛應(yīng)用，進(jìn)一步說(shuō)明了當(dāng)前社會(huì)鬧鐘系統(tǒng)設(shè)計(jì)的意義。 本設(shè)計(jì)就是運(yùn)用 EDA 技術(shù)，根據(jù)鬧鐘要實(shí)現(xiàn)的功能： 計(jì)時(shí)功能、鬧鐘功能、 設(shè)置新的計(jì)時(shí)器時(shí)間、設(shè)置新的鬧鐘時(shí)間、顯示所設(shè)置的鬧鐘。從計(jì)算機(jī)到手機(jī)，從數(shù)字電 視到數(shù)字電話，從家用電器到軍用設(shè)備，從自動(dòng)化到航天技術(shù)都廣泛的采用 了數(shù)字電子技術(shù)。 在許多儀器儀表中都用到鬧鐘定時(shí) ,目前 通常是采用專用的數(shù)字鬧鐘芯片 ,但是這種芯 片 功能固定 ,不利于嵌入式應(yīng)用 .而且 ,在儀器儀表的許多應(yīng)用場(chǎng)合已經(jīng)采用了 FPGA 可編程芯片 .這樣一來(lái) ,為我們?cè)谑褂糜布臻g的 FPGA 器件中在嵌入一個(gè)計(jì)時(shí)鬧鐘提供了極大的方便 ,而且不會(huì)增加成本 ,并可以使系統(tǒng)結(jié)構(gòu)更加簡(jiǎn)單 ,體積更小 ,成本更低 ,具有更好的嵌入式和可移植特性 . 鬧鐘系統(tǒng)發(fā)展概述 六十年代末，七十年代初帶鬧鐘的電子鐘表已悄 悄在起步，因?yàn)榭陀^存在成本低，精度高，顯示直觀方便（不用上發(fā)條）的優(yōu)點(diǎn)沖擊了傳統(tǒng)機(jī)械表的統(tǒng)治地位。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代?；?FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 1 本科生畢業(yè)設(shè)計(jì)（論文） 基于 FPGA 的鬧鐘系統(tǒng)的設(shè)計(jì) The Design of Alarm Clock System Based on FPGA 總 計(jì)： 畢業(yè)設(shè)計(jì)（論文） 26 頁(yè) 表 格： 2 個(gè) 插 圖 ： 18 幅 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 2 基于 FPGA 的鬧鐘系統(tǒng)的設(shè)計(jì) [摘 要 ] 本設(shè)計(jì)在對(duì)鬧鐘系統(tǒng)的原理及其功能進(jìn)行分析的基礎(chǔ)上，采用自頂向下的設(shè)計(jì)方法，以現(xiàn)場(chǎng)可編程門陣列（ FPGA）作為硬件基礎(chǔ)，對(duì)鬧鐘系統(tǒng)進(jìn)行電路設(shè)計(jì)。 關(guān)鍵字： VHDL, QuartusII, FPGA, 鬧鐘 The Design of Alarm Clock System Based on FPGA Abstract: The design is based on the analysis of the alarm system and its functions, using topdown design approach to field programmable gate array (FPGA) as a hardware foundation, on the alarm system circuit design. Purpose of this paper makes use of EDA techniques to achieve the alarm clock function with the 24hour timer. Introduces the research background, the development history, the development tendency, the research mentality , the system principle the system function analysis ,the system structure, each module analysis principle, the system function analysis, the system structure, each module analysis and the design as well as the prime task process separately . and by the actual circuit testing and simulation in order to achieve an accurate and reliable based on the number of FPGA alarm system Key words: VHDL, QuartusII, FPGA, Alarm clock 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 3 目 錄 1 緒言 ............................................................. 1 課題的背景及意義 ............................................. 1 鬧鐘系統(tǒng)發(fā)展概述 .............................................. 1 本章小節(jié) ...................................................... 2 2 FPGA 概述 ........................................................ 2 FPGA 簡(jiǎn)介 ..................................................... 2 FPGA 系統(tǒng)設(shè)計(jì)流 程 ............................................. 4 VHDL 簡(jiǎn)介 ..................................................... 4 QUARTUS II 開(kāi)發(fā)環(huán)境 ............................................ 6 本章小結(jié) ..................................................... 7 3. 鬧鐘系統(tǒng)的設(shè)計(jì) ................................................... 7 鬧 鐘系統(tǒng)的外部設(shè)計(jì) ............................................ 7 鍵盤輸入設(shè)計(jì) ............