【導(dǎo)讀】本文的研究目的也是利用EDA技術(shù)來實現(xiàn)帶鬧鐘功能的24小時計時器。一種基于FPGA的精確可靠的數(shù)字鬧鐘系統(tǒng)。當今社會是數(shù)字化的社會，是數(shù)字集成電路廣泛應(yīng)用的社會。不斷地進行更新?lián)Q代。它由早期的電子管、晶體管、小中規(guī)模集成電路，發(fā)展到超大規(guī)

　　

【正文】 種配置方式。我用到的是 外設(shè)模式 ，即 將 FPGA 作為微處理器的外設(shè)，由微處理器對其編程 。在調(diào)試仿真過程中，要注意輸入信號的設(shè)定的正確性，充分分析模塊功能，認真查處源程序編譯 過程中出現(xiàn)的錯誤，分析其出錯原因，以避免以后的應(yīng)用過程中出現(xiàn)同樣的錯誤。 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計 20 參考文獻 [1] 潘松 ,黃繼業(yè)著 .EDA技術(shù)實用教程 [M].科學(xué)出版社， 2020年 10月 [2] 廖日坤 .PLD/FPGA嵌入式應(yīng)用開發(fā)技術(shù)白金手冊 [M]. 中國電力出版社， 2020 [3] 王開軍，姜宇柏 .面向 CPLD/FPGA的 VHDL設(shè)計 [M].械工業(yè)出版社 ， 2020 [4] 黃任 .VHDL 入門 .解惑 .經(jīng)典實例 .經(jīng)驗總結(jié) [M].京 :北京航天航空大學(xué)出版社 ,2020 [5]求是科技 .VHDL 應(yīng)用開發(fā)技術(shù)與工程實踐 [M]. 北京 :人民郵電出版社 ,2020 [6]褚振勇 .FPGA設(shè)計與應(yīng)用 [M].西安 :西安電子科技大學(xué)出版報社 ,2020 [7]潘松 ,王國棟 .VHDL 實用教程 [M].成都 :電子科技大學(xué)出版社 ,2020 [8] 侯伯亨，顧新 . VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計 [M].西安 :西安電子科技大學(xué)出版 [9] 朱 清慧等 .Proteus 教程 —— 電子線路設(shè)計、制版與仿真 [M]. 北京：清華大學(xué)出版社， 2020 [10] 周潤景 .基于 PROTEUS 的電路及單片機系統(tǒng)設(shè)計與仿真 [M].北京 :北京航空航天大學(xué)出版社 , 2020 [11] 羅杰 謝自美 .電子線路設(shè)計、實驗、測試（第四版） [M].電子工業(yè)出版社， 2020 [12] 譚會生，張昌凡 .EDA技術(shù)及應(yīng)用 [M].西安電子科技大學(xué)出版社， 2020 [13] 邱關(guān)源 .電路（第 5版） [M].高等教育出版社， 2020 [14] 閻石 .數(shù)字電子技術(shù)基礎(chǔ)（第五版） [M]，高等教育出版社， 2020 [15] [16] [17] 周立功公司網(wǎng)站 [18] 21 世紀電子網(wǎng) [19] 侯伯亨，顧新 . VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計 [M].西安 :西安電子科技大學(xué)出版社 , 2020 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計 21 附錄 部分 控制器源程序 BEGIN NEXT_STATE = CURR_STATE； LOAD_NEW_A = 39。039。； LOAD_NEW_C = 39。039。； SHOW_A = 39。039。； SHOW_NEW_TIME = 39。039。； ENABLE_COUNT_K = 39。039。； ENABLE_COUNT_A = 39。039。； CASE CURR_STATE IS WHEN S0 = IF (KEY = 39。139。) THEN NEXT_STATE = S1； SHOW_NEW_TIME = 39。139。； ELSIF (ALARM_BUTTON = 39。139。) THEN NEXT_STATE = S4； SHOW_A = 39。139。； ELSE NEXT_STATE = S0； END IF； WHEN S1 = IF (KEY = 39。139。) THEN NEXT_STATE = S1； ELSIF (ALARM_BUTTON = 39。139。) THEN NEXT_STATE = S2； LOAD_NEW_A = 39。139。； ELSIF (TIME_BUTTON = 39。139。) THEN NEXT_STATE = S3； LOAD_NEW_C = 39。139。； ELSE IF (COUNT_K_END = 39。139。) THEN NEXT_STATE = S0； ELSE NEXT_STATE = S1； END IF； ENABLE_COUNT_K = 39。139。； END IF； SHOW_NEW_TIME = 39。139。； WHEN S2 = IF (ALARM_BUTTON = 39。139。) THEN NEXT_STATE = S2； LOAD_NEW_A = 39。139。； ELSE NEXT_STATE = S0； END IF； WHEN S3 = IF (TIME_BUTTON = 39。139。) THEN NEXT_STATE = S3； LOAD_NEW_C = 39。139。； ELSE NEXT_STATE = S0； END IF； WHEN S4 = IF (KEY = 39。139。) THEN NEXT_STATE = S1； ELSE NEXT_STATE = S4； IF (COUNT_A_END = 39。139。) THEN NEXT_STATE = S0； ELSE NEXT_STATE = S4； SHOW_A = 39。139。； END IF； ENABLE_COUNT_A = 39。139。； END IF； WHEN OTHERS = NULL； END CASE； END PROCESS； 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計 22 部分 時間計數(shù)器的源程序 PROCESS(CLK， RESET， LOAD_NEW_C) IS VARIABLE C_T： T_CLOCK_TIME； BEGIN IF RESET = 39。139。 THEN I_CURRENT_TIME = (0,0,0,0)； ELSIF LOAD_NEW_C =39。139。 THEN I_CURRENT_TIME = NEW_CURRENT_TIME； ELSIF RISING_EDGE(CLK) THEN C_T := I_CURRENT_TIME； IF C_T(0) 9 THEN C_T(0) := C_T(0) + 1； ELSE C_T(0) := 0； IF C_T(1) 5 THEN C_T(1) := C_T(1) + 1； ELSE C_T(1) := 0； IF C_T(3) 2 THEN IF C_T(2) 9 THEN C_T(2) := C_T(2) + 1； ELSE C_T(2) := 0； C_T(3) := C_T(3) + 1； END IF； ELSE IF C_T(2) 3 THEN C_T(2) := C_T(2) + 1； ELSE C_T(2) := 0； C_T(3) := 0； END IF； END IF； END IF； END IF； I_CURRENT_TIME = C_T； END IF； END PROCESS； CURRENT_TIME = I_CURRENT_TIME； END ARCHITECTURE ART； 部分顯示驅(qū)動器的源程序 ARCHITECTURE ART OF DISPLAY_DRIVER IS SIGNAL DISPLAY_TIME:T_CLOCK_TIME。 BEGIN CTRL:PROCESS(ALARM_TIME,CURRENT_TIME,NEW_TIME,SHOW_A,SHOW_NEW_TIME) BEGIN SOUND_LP:FOR I IN ALARM_TIME’RANGE LOOP IF NOT(ALARM_TIME(I)=CURRENT_TIME(I) THEN SOUND_ALARM=’0’。 EXIT SOUND_LP。 ELSE SOUND_ALARM=’1’。 END IF。 END LOOP SOUND_LP。 IF SHOW_NEW_TIME=’1’ THEN DISPLAY_TIME=NEW_TIME。 ELSIF SHOW_A=’1’ THEN DISPLAY_TIME=ALARM_TIME。 ELSIF SHOW_A=’0’ THEN DISPLAY_TIME=CURRENT_TIME。 ELSE ASSERT FALSE REORT”UNCERTAIN DISPLAY_DRIVER CONTROL!” SEVERITY WARNING。 END IF。 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計 23 END PTOCESS。 DISP:PROCESS(DISPLAY_TIME) BEGIN FOR I IN DISPLAY_TIME’RANGE LOOP DISPLAY(I)=SEVEN_SEG(DISPLAY_TIME(I)。 END LOOP。 END PROCESS。 END ART。 整體組裝的源程序 LIBRARY IEEE。 USE IEEE 。 USE 。 ENTITY ALARM_CLOCK IS PORT(KEYPAD:IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 KEY_DOWN:IN STD_LOGIC。 ALARM_BUTTON:IN STD_LOGIC。 TIME_BUTTON:IN STD_LOGIC。 CLK:IN STD_LOGIC。 RESET:IN STD_LOGIC。 DISPLAY:OUT T_DISPLAY。 SOUND_ALARM:OUT STD_LOGIC)。 END ALARM_CLOCK。 ARCHITECTURE ART OF ALARM_CLOCK IS COMPONENT DECODER PORT(KEYPAD:IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 VALUE:OUT T_DIGITAL)。 END COMPONENT。 COMPONENT KEY_BUFFER PORT(KEY:IN T_DIGITAL。 CLK:IN STD_LOGIC。 RESET:IN STD_LOGIC。 NEW_TIME:OUT T_CLOCK_TIME)。 END COMPONENT。 COMPONENT ALARM_COUNTER PORT(NEW_CURRENT_TIME:IN T_CLOCK_TIME。 LOAD_NEW_C:IN STD_LOGIC。 CLK : IN STD_LOGIC。 RESET: IN STD_LOGIC。 CURRENT_CLOCK_TIME)。 END COMPONENT。 COMPONENT ALARM_REG PORT(NEW_ALARM_TIME: IN T_CLOCK_TIME。 LOAD_NEW_A: IN STD_LOGIC。 CLK:IN STD_LOGIC。 RESET:IN STD_LOGIC。 ALARM_TIME:OUT T_CLOCK_TIME)。 END COMPONENT。 COMPONENT ALARM_CONTROLLR PORT(KEY:IN STD_LOGIC。 ALARM_BUTTON:IN STD_LOGIC。 TIME_B