【正文】 一段時(shí)間以后，再返回狀態(tài) S0 顯示計(jì)時(shí)器基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 9 時(shí)間。在此狀態(tài)下，顯示屏上顯示的是用戶鍵入的數(shù)字。 當(dāng) LOAD_NEW_A 為高電平時(shí)，控制鬧鐘時(shí)間寄存器加載新的鬧鐘時(shí)間值。在計(jì)時(shí)狀態(tài) 下，用數(shù)字鍵 0~9 鍵輸入新的時(shí)間，然后按“ ALARM”確認(rèn)，即可使新設(shè)置的鬧鐘生效。 鍵盤輸入設(shè)計(jì) 下面簡要介紹一下系統(tǒng)的輸入界面：系統(tǒng)的輸入界面是有 0~9 十個(gè)數(shù)字按鍵和TIME 鍵和 ALARM 鍵組成。 Quartus平臺(tái)與 Cadence、基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 7 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容 。對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。 （ 3） VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。 5．很強(qiáng)的移植能力。 3．強(qiáng)大的系統(tǒng)硬件描述能力。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)與其他硬件描述語言相比， VHDL 具有以下特點(diǎn)： 1．功能強(qiáng)大、設(shè)計(jì)靈活。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware 系統(tǒng)劃分 ① VHDL 代碼或圖 形方式輸入② 編譯器③ 代碼級(jí)功能仿 真④ 綜合器⑤ 適配前時(shí)序仿真⑥ 適配器 ⑦ 適配仿真模型⑧ 適配后時(shí)序仿真 器件編程文件⑧ CPLD/FPGA 實(shí)現(xiàn) 適配報(bào)告⑧ ASIC 實(shí)現(xiàn) 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 5 Description 語言。嵌入處理器的好處是能夠更靈活地滿足設(shè)計(jì)需求，縮短開發(fā)周期。因此， FPGA 的使用非常靈活。因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。 2 FPGA 概述 FPGA 簡介 FPGA 是英文 Field Programmable Gate Arry 的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是 EDA 技術(shù)。它由早期的電子管、晶體管、小中規(guī)模集成電路，發(fā)展到超大規(guī)模集成電路（ VLSIC，幾萬門以上）以及許多具有特定功能的專用集成電路。分別介紹發(fā)展歷史、發(fā)展動(dòng)態(tài)、 設(shè)計(jì) 思路、系統(tǒng)原 理、系統(tǒng)功能分析、系統(tǒng)結(jié)構(gòu)、各個(gè)模塊分析與設(shè)計(jì)以及主要工作過程，并且 經(jīng)實(shí)際電路測試與仿真從而實(shí)現(xiàn)了一種基于 FPGA 的精確可 靠的數(shù)字鬧鐘系統(tǒng)。而隨著時(shí)代的發(fā)展 ， 在生產(chǎn)生活中對(duì)計(jì)時(shí)工具的要求也逐漸增高，高效節(jié)能理念的深入人心，功耗大開發(fā)周期長的傳統(tǒng)電子表已經(jīng)顯然不適合時(shí)代的要求。首先程序基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 2 文本輸入，處理（編譯、檢查、邏輯優(yōu)化與綜合。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度和可靠性的最佳選擇之一。FPGA 的編程不需專用的 FPGA 編程器，只需用通用的 EPROM、 PROM 編程器即可。除此之外，片內(nèi)的存儲(chǔ)器容量最多增加至 ，用戶可用引腳最多增加至 622 個(gè)。 圖 2 FPGA設(shè)計(jì)流程 VHDL 簡介 VHDL 語言是一種用于電路設(shè)計(jì)的高級(jí)語言。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。 2．支持廣泛、易于修改。 4．獨(dú)立于器件的設(shè)計(jì)、與工藝無關(guān)。 VHDL 系統(tǒng)優(yōu)勢： 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 6 （ 1）與其他的硬件描述語言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 TC1 腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖 形界面設(shè)計(jì)方式。 Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。 3. 鬧鐘 系統(tǒng)的設(shè)計(jì) 本文設(shè)計(jì)一個(gè)帶鬧鐘功能的 24 小時(shí)計(jì)時(shí)器 ,要求能夠利用按鍵實(shí)現(xiàn)對(duì)鬧鐘時(shí)間的設(shè)定并 在所設(shè)計(jì)鬧鐘時(shí)間到時(shí)進(jìn)行鬧鐘提示， 能夠利用按鍵實(shí)現(xiàn)“較時(shí)“較分”功能，隨時(shí)對(duì)數(shù)碼管的顯示進(jìn)行調(diào)整和較對(duì)。例如，用戶要設(shè)置 12： 34，則按順序輸入“ 1”，“ 2”，“ 3”，“ 4”，與之對(duì)應(yīng)，顯示屏上依次顯示的信息為：“ 1”，“ 12”，“ 123”，“ 1234”。 當(dāng) KEY 為高電平（ KEY=‘ 1’）時(shí)，表示用戶按下數(shù)字鍵（“ 0”～“ 9”）。根據(jù)設(shè)計(jì)要求及端口設(shè)置，需要 5 個(gè)狀態(tài)來實(shí)現(xiàn)： S0：表示電路初態(tài)即正常時(shí)鐘計(jì)數(shù)狀態(tài)。 S4：顯示鬧鐘時(shí)間。其中 KEYPAD為輸入端口，接收 10位二進(jìn)制數(shù)據(jù)信號(hào)； VALUE為輸出端口，輸出相應(yīng)的 1 位十進(jìn)制整數(shù)信號(hào)。 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 12 BEGIN SHIFT： PROCESS(RESET,CLK) BEGIN IF(RESET=’1’)THEN N_T=(0,0,0,0)。 3. 仿真波形如圖 8 所示 : 圖 8 移位寄存器仿真波形 由波形圖我們可以看到，在 CLK 上升沿， KEY 的輸入信號(hào)移入 NEW_TIME 最 低位，而原有數(shù)據(jù)依次左移，而當(dāng) RETST 為高電平時(shí)， NEW_TIME 端恢復(fù) 0000 狀態(tài)。 END IF。當(dāng)這兩個(gè)控制信號(hào)無效時(shí)，在時(shí)鐘上升沿同步下，對(duì) CURRENT_TIME 端口輸出信號(hào)累加 1，并根據(jù)小時(shí)、分鐘的規(guī)律處理進(jìn)位。顯示驅(qū)動(dòng)器的外部接口基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 15 如圖 13 所示。 CNT:=CNT+1。 鬧鐘系統(tǒng)的整體組裝 1．整體組裝說明 前面已經(jīng)完成了計(jì)時(shí)器各個(gè)部分的設(shè)計(jì)，下面把這些組成部分組裝起來。當(dāng)TIME_BUTTON 為高電平時(shí)，表示用戶按下 TIME 鍵。 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 19 結(jié)束語 本文先從鬧鐘系統(tǒng)的發(fā)展及應(yīng)用進(jìn)行介紹，進(jìn)而介紹了 FPGA 的發(fā)展，基本特點(diǎn)，優(yōu)缺點(diǎn)及 FPGA 的結(jié)構(gòu)，并簡要介紹了設(shè)計(jì)中軟件開發(fā)所用的 VHDL 語言及仿真調(diào)試軟件 Quartus II。039。039。139。139。139。139。139。 BEGIN CTRL:PROCESS(ALARM_TIME,CURRENT_TIME,NEW_TIME,SHOW_A,SHOW_NEW_TIME) BEGIN SOUND_LP:FOR I IN ALARM_TIME’RANGE LOOP IF NOT(ALARM_TIME(I)=CURRENT_TIME(I) THEN SOUND_ALARM=’0’。 ELSE ASSERT FALSE REORT”UNCERTAIN DISPLAY_DRIVER CONTROL!” SEVERITY WARNING。 USE IEEE 。 DISPLAY:OUT T_DISPLAY。 RESET:IN STD_LOGIC。 END COMPONENT。 ALARM_BUTTON:IN STD_LOGIC。 LOAD_NEW_A: IN STD_LOGIC。 END COMPONENT。 END ALARM_CLOCK。 ENTITY ALARM_CLOCK IS PORT(KEYPAD:IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 23 END PTOCESS。 ELSE SOUND_ALARM=’1’。139。139。139。139。139。039。039。由于 FPGA 具有在線編程，裁減擴(kuò)充容易的特點(diǎn)，使得系統(tǒng)的改進(jìn)和完善十分容易。 SOUND_ALARM用于控制揚(yáng)聲器發(fā)聲，當(dāng) SOUND_ALARM=‘ 1’時(shí)，揚(yáng)聲器發(fā)出蜂鳴，表示到了設(shè)定的鬧鐘時(shí)間。該計(jì)時(shí)器命名為 ALARM_CLOCK，其外部端口如圖 17 所示。 CNT:=CNT+1。 鬧鐘系統(tǒng)的分頻器的設(shè)計(jì) 1. 本模塊的功能是交 CLK_IN 端口輸入時(shí)鐘信號(hào)分頻后送給 CLK_OUT 端口。 圖 11 時(shí)間計(jì)數(shù)器仿真波形 VHDL 語言見附錄 。 END PROCESS。而 RESET 端口輸入信號(hào)對(duì) ALARM_TIME 端口的輸出進(jìn)行異步的清零復(fù)位。 END LOOP。 表 3 輸出數(shù)據(jù)的譯碼關(guān)系 輸入 0000000001 0000000010 0000000100 0000001000 0000010000 輸出 0 1 2 3 4 輸 入 0000100000 0001000000 0010000000 0100000000 1000000000 輸出 5 6 7 8 9 圖 5 譯碼器外部端口 2. 實(shí)現(xiàn)該模塊的 VHDL 程序如下： ARCHITECTURE ART OF DECODER IS BEGIN WITH KEYPAD SELECT VALUE=0 WHEN”0000000001”, 1 WHEN”0000000010”, 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 11 2 WHEN”0000000100”, 3 WHEN”0000001000”, 4 WHEN”0000010000”, 5 WHEN”0000100000”, 6 WHEN”0001000000”, 7 WHEN”0010000000”, 8 WHEN”0100000000”, 9 WHEN”1000000000”, 0 WHEN OTHERS。在此狀態(tài)下，顯示屏上顯示的是所設(shè)置的鬧鐘時(shí)間。在狀態(tài) S0 時(shí)用戶按下數(shù)字鍵后進(jìn)入此狀態(tài)。 當(dāng) TIME_BUTTON 為高電平時(shí) ,表示用戶按下 “TIME”鍵。 b)設(shè)置鬧鈴時(shí)間：在計(jì)時(shí)狀態(tài)下按下設(shè)置鬧鈴鍵（ ALARM 鍵），即可顯示當(dāng)前所設(shè)定的鬧鐘時(shí)間。它包括以下幾個(gè)組成部分：① 顯示屏，由 4 個(gè)