【正文】 77。當 START 為上跳沿時，所有內(nèi)部寄存器清零；下跳沿時，開始 A/D 轉(zhuǎn)換；在轉(zhuǎn)換期間， START 需保持低電平不變。 CLK：時鐘信號輸入端。系統(tǒng)中由可調(diào)電位器提供。 ADC0809 是逐次逼近式 A/D 轉(zhuǎn)化器，由 8 位 A/D 轉(zhuǎn)換器、 8路多路開關(guān)以及微處理機兼容組成的控制邏輯的 CMOS 組件。首先，分布式控制應用場合中的智能數(shù)據(jù)采集系統(tǒng)在國內(nèi)外已經(jīng)取得了長足的發(fā)展。采集一般是采樣方式，即隔一定時間（稱采樣周期）對同一點數(shù)據(jù)重復采集。 QuartusII 圖標 Maxplus II 作為 Altera 的上一代 PLD設計軟件，由于其出色的易用性而得到了廣泛的應用。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。當需要修改 FPGA 功能時，只需換一片 EPROM 即可。 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL電平兼容。 EDA 技術(shù)的出現(xiàn)，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。 隨著技術(shù)的發(fā)展，各種各樣基于數(shù)字化的產(chǎn)品不斷推陳出新，給我們的生活帶來了極大的好處。 參 考 文 獻 [1] 康華光 ,陳大欽 .電子技術(shù)基礎(chǔ)數(shù)字部分（第四版） [M].高等教育出版社 ,1987:4559. [2] 潘松 .EDA 技術(shù)實用教程 [M].北京 :科學教育出版社 ,2021:238. [3] 盧毅編著 .VHDL 與數(shù)字電路設計 [M].北京 .科技大學出版 ,2021:3840. [4] 侯佰亨 ,顧新編著 .VHDL 硬件描述語言與實際應用 [M].西安 .西安電子科社 ,2021:269280. [5] 謝自美 .電子線路設計（第二版） [M].華中科技大學出版社 ,2021:130135. [6] 王金明 .數(shù)字系統(tǒng)設計與 verilog HDL（第四版 ) [M].電子工業(yè)出版社 ,2021:264270. 課程設計報告成績 姓名 : 劉嘉穎 /李瀅 /陳領(lǐng) 學號： 23/15/16 專業(yè) : 電子信息工程 課程設計題目： 基于 FPGA 音樂硬件演奏系統(tǒng)設計 指導教師評語： 成績： 指導教師： 年 月 日 摘 要 數(shù)據(jù)采集系統(tǒng)是信號與信息處理系統(tǒng)中不可缺少的重要組成部分，同時也是軟件無線電系統(tǒng)中的核心模塊，在現(xiàn)代雷達系統(tǒng)以及無線基站系統(tǒng)中的應用越來越廣泛。 [1]順序播放樂曲 功能 ：當電路開始工作時，如果存儲器中有多首樂曲，那么演奏電路將從頭到尾順序播放這些樂曲。 [2]循環(huán)播放樂曲功能：當演奏完后一首樂曲時，將自動返回到第一首歌曲開始播放，反復不止，直到關(guān)閉電源電路停止工作為止。 其中 FPGA 作為本系統(tǒng)的控制核心和傳輸橋梁，發(fā)揮了極其重要的作用。數(shù)字化之所以能如此得到廣泛拓展開來，其主要在于以下兩個優(yōu)點： 數(shù)字處理靈活、方便。 FPGA 簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。采集的數(shù)據(jù)大多是瞬時值，也可是某段時間內(nèi)的一個特征值。其次，總線兼容型數(shù)據(jù)采集插件的數(shù)量不斷增大，與個人計算機兼容的數(shù)據(jù)采集系統(tǒng)的數(shù)量也在增加。 ADC0809 每進行一次比較，即決定數(shù)字碼中的以為碼的去留操作，需要 8個時鐘的脈沖，而它是 8 位 A/D 轉(zhuǎn)換器， 6 所以它完成一次轉(zhuǎn)換需要 8*8=64 個時鐘，這樣它的轉(zhuǎn)換時間為 t=64*（ 1/f）， f為時鐘頻率。 40~+85 攝氏度。 VCC： +5V 工作電壓。而當 EOC 為高電平時，表明 A/D 轉(zhuǎn)換結(jié)束。 1LSB。 VREF：基準電壓輸入線，范圍為 10V～ +10V。 VCC：電源輸入端，范圍為 +5V～ +15V。 由 ADC0809 驅(qū)動程序生成的原理圖如圖 12 所示： 圖 12 ADCINT ADCINT 仿真圖如圖 13所示： 圖 13 ADCINT 仿真圖 CNT10B 設計 13 CNT10B 中有一個用于 RAM 的 9 位地址計數(shù)器，它的工作時鐘 CLK0 由 WREN控制： 當 WREN=‘ 1’時， CLK0=LOCK0， LOCK0 來自于 ADC0809 采樣控制器，這時處于采樣允許階段， RAM 的地址鎖存時鐘 inclock=CLKOUT=LOCK0；這樣每當一個LOCK0 的脈沖通過 ADC0809 時采到一個數(shù)據(jù)，并將它存入 RAM 中。 圖 17 系統(tǒng)頂層原理框圖 系統(tǒng)頂層仿真圖如圖 18 所示： 18 系統(tǒng)頂層仿真圖 15 第三章 系統(tǒng)軟硬件調(diào)試 根據(jù)系統(tǒng)總體要求，把寫好的 VHDL 程序進行引腳鎖定，綜合，適配，編程下載，調(diào)試。第二，濾波部分可以找到更合適的濾波器件，以提高波形的平滑度。 use 。 signal temp2: integer range 0 to 2499。 end if。 end if。 ENTITY ADCINT IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 觀察數(shù)據(jù)鎖存時鐘 Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。當 ADDA=39。START=39。139。 啟動采樣 WHEN st2= ALE=39。 IF (EOC=39。039。START=39。 END CASE 。 由信號 current_state 將當前狀態(tài)值帶出此進程 :REG LATCH1: PROCESS (LOCK) 此進程中，在 LOCK 的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入 23 BEGIN IF LOCK=39。 USE 。 ARCHITECTURE behav OF CNT10B IS SIGNAL CQI : STD_LOGIC_VECTOR(8 DOWNTO 0)。 ELSIF CLK039。 END behav。 we : IN STD_LOGIC := 39。 lpm_outdata : STRING。 we : IN STD_LOGIC )。 BEGIN q = sub_wire0(7 DOWNTO 0)。 lpm_width : NATURAL。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 USE 。139。 BEGIN CLK0 = LOCK0 WHEN WE=39。 ENTITY CNT10B IS PORT (LOCK0,CLR : IN STD_LOGIC。 AND LOCK39。 REG: PROCESS (CLK ) BEGIN IF (CLK39。LOCK=39。039