【正文】 單的移位即可得到結(jié)果。 LATCH_STAT[1： 0]＝ 1 時，鎖存器強制置零， CLK 無效。 //clk：時鐘脈沖，上升沿觸發(fā) en: 使能端，高電平有效 //clrn：清 零端，上升沿，高電平有效 input clk, en, clrn。 cr = 0。它有四個輸入 :標(biāo)準(zhǔn)時鐘脈沖輸入 CLK102溢出處理觸發(fā)TRIGGER、復(fù)位觸發(fā) RESET 和檔位狀態(tài) STAT[1： 0]。 FCLR 送計數(shù)器 CLRN 作為每次計數(shù)開始前的清零信號，送控制器 CLR 作為控制器內(nèi)部觸發(fā)信號。 output out_gate, out_clr, out_trigger。 end //非對稱式分頻 else if(counter = 10239) begin out_trigger = 0。 else begin out_clr = 0。 end end endmodule 鎖存器 鎖存器有八個輸入：時鐘脈沖 CLK，置位端 SET，復(fù)位端 RESET， 4 個 4bit十進制 BCD 輸入 IN1[3： 0]～ IN4[3： 0]，檔位狀態(tài) STAT[1： 0]。 input clk, set, reset。 end endmodule 控制器 控制器 CONTROLER 是整個系 統(tǒng)最復(fù)雜也是最關(guān)鍵的部件。 flag 寄存器，用來標(biāo)志當(dāng)前計數(shù)置溢出或不夠。如果 flag＝ 1，有溢出，向上換檔，如果當(dāng)前檔位為 3，則保持，并且將鎖存器置位 (顯示1FFFF)，否則向上調(diào)一擋； 如果 flag＝ 2，檔位不夠，當(dāng)當(dāng)前檔位為 0 時，保持，否則向下調(diào)一擋。 reg counter_clrn, latch_clk, clrof, reset_reg。 clrof = 1。 stat_reg = stat。 if(reset_reg == 0) begin // 非復(fù)位周期 clrof = 0。 //計數(shù)有效，鎖存 end end end else if(count == 2) begin //T3 脈沖 flag = 0。因為三個分頻器是并行獨立計數(shù)分頻，因此無法保證換檔時各個分頻器狀態(tài)同步，解決方案是改進分頻器，采用統(tǒng)一結(jié)構(gòu)。 always (posedge clk or posedge trigger) begin if(trigger) begin counter = 1023。 counter = counter + 1139。 end out_gate = 0。 output out_gate, out_clr, out_trigger。 end else if(counter = 101) begin out_gate = 1。 end else begin out_clr = 0。 input clk, set, reset。 input CLK1024, trigger, RESET。 end FGATE = 0。 FCLR = 0。 end else if(counter == 10247) begin FCLR = 1。 FTRIGGER = 0。 (counter = 1031)) begin FGATE = 0。 counter = counter + 1。 FCLR = 0。 end else if(counter == 110) begin FCLR = 1。 FTRIGGER = 0。 gTXRm 6X4NGpP$vSTTamp。gTXRm 6X4NGpP$vSTTamp。 gTXRm 6X4NGpP$vSTTamp。 gTXRm6X4NGpP$vSTTamp。 UE9aQGn8xp$Ramp。 gTXRm6X4NGpP$vSTTamp。 gTXRm 6X4NGpP$vSTTamp。 UE9aQGn8xp$Ramp。ksv*3t nGK8!z89Am YWpazadNuKNamp。 ksv*3t nGK8! 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