【正文】 輸入 輸出 CLK SET RESET OUT 0 0 = IN 0 1 0 1 0 F 0 0 0 F 鎖存器單元 LATCH_4_1 和 LATCH_4_16 均為 4bit 鎖存器，其唯一不同在于置位時(shí)， LATCH_4_16 鎖存器內(nèi)容置為 F，另一個(gè)置 1。 module latch_4_16(clk, set, reset, in, out)。 input[3:0] in。 reg[3:0] out。b1111。 else out = in。它由一個(gè)控制器核心模塊 CONTROL_CORE 和寄存器 OFREGISTER 組成。其功能表 4。輸出端口四個(gè)：鎖存器工作脈沖 LATCH_CLK、 OFREGISTER 清零脈沖 CLROF、鎖存器狀態(tài) LATCH_STAT[1： 0]和當(dāng)前檔位狀態(tài) STAT[1： 0]。 count 寄存器，用來(lái)標(biāo)志當(dāng)前工作脈沖序號(hào)。 reset_reg寄存器，用來(lái)標(biāo)志復(fù)位 周期。 圖 4 控制器仿真時(shí)序圖 由上述介紹我們知道有三種情況能到達(dá) 0T 狀態(tài)：計(jì)數(shù)結(jié)束、計(jì)數(shù)中溢出和復(fù)位。 RESET 信號(hào)在上升沿將 reset_reg 置為 1，并進(jìn)行復(fù)位操作，即狀態(tài)寄存器分別置值。不是，則檢測(cè) OF 端口是否為 1，為 1 則有溢出，要進(jìn)行換檔， flag 標(biāo)志置 1，并發(fā)出 OFREGISTER 清零信號(hào) CLROF，沒(méi)有溢輸入 輸出 CLK CLR OF 1 0 出，則檢測(cè)計(jì)數(shù)器最高兩位，兩位均為 0，則說(shuō)明檔位不夠，要調(diào)低檔位， flag 標(biāo)志置 2，如果不均為 0，則該計(jì)數(shù)值有效， flag 置為 0； 當(dāng) 2T 脈沖到來(lái)時(shí)，檢測(cè)是否是復(fù)位周期，是則跳過(guò)，不是則繼續(xù)。 flag＝ 0，計(jì)數(shù)有效，發(fā)出鎖存器時(shí)鐘脈沖 LATCH_CLK， 將當(dāng)前計(jì)數(shù)值打入鎖存器。當(dāng) 4T 脈沖到來(lái)時(shí)，在其下降沿將 stat_reg的內(nèi)容打入 STAT，在下一次高電平到來(lái)之前實(shí)現(xiàn)檔位轉(zhuǎn)換。 input clk, reset, of, clr。 output counter_clrn, latch_clk, clrof。 output[1:0] latch_stat, stat。 always (posedge clk or posedge reset or posedge clr) begin if(reset) begin //復(fù)位脈沖 latch_stat = 1。 counter_clrn = 1。 flag = 0。 reset_reg = 1。 count = 0。 if(reset_reg == 0) begin //非復(fù)位周期 counter_clrn = 0。 latch_stat = 0。 if(of == 1) begin //有溢出 clrof = 1。 end else if(of == 0) begin //沒(méi)有溢出 if((IN3 == 0) amp。 (IN4 == 0)) begin //檔位不夠 flag = 2。 end end end end else if(count == 1) begin //T2 脈沖 count = count + 1。 if(flag == 1) begin // 溢出 if(stat_reg == 3) begin // 已經(jīng)在最高檔 latch_stat = 2。 latch_stat = latch_stat。 if(stat_reg == 0) begin //當(dāng)前在最 低檔 stat_reg = 0。 //向下調(diào)檔 end end else begin latch_clk = 1。 latch_clk = 0。 reset_reg = 0。 //T4 下降沿打入 STAT end endmodule 第四章 誤差分析及改進(jìn) 經(jīng)過(guò)下載測(cè)試，實(shí)際的測(cè)量誤差在 1～ 2 檔時(shí)，誤差在 1 310? ～ 4 310? 數(shù)量級(jí)，在 3～ 4 檔時(shí)，誤差相對(duì)大一些，一般＞ 4 310? ，這是由于計(jì)數(shù)分頻時(shí)計(jì)數(shù)值為近似值造成的系統(tǒng)誤 差。經(jīng)過(guò)分析，我發(fā)現(xiàn)這是我的這種分頻器結(jié)構(gòu)所特有的。具體程序見(jiàn)附錄。 附錄 分頻器 1s module freqcer_1024(clk, trigger, reset, out_gate, out_clr, out_trigger)。 output out_gate, out_clr, out_trigger。 reg[10:0] counter。 end else if(reset) begin counter = 1032。 out_clr = 0。 end else if(counter = 1023) begin out_trigger = 0。 out_clr = 0。b00000000001。amp。 else if(counter == 1031) out_clr = 1。 out_trigger = 0。 counter = counter + 1。 out_gate = 0。 out_clr = 0。 input clk, trigger, reset。 reg out_gate, out_clr, out_trigger。 always (posedge clk or posedge trigger) begin if(trigger) begin counter = 100。 out_trigger = 0。 out_gate = 0。 out_trigger = 0。 counter = counter + 1。amp。 end else if(counter == 109) begin out_clr = 1。 out_trigger = 0。 counter = counter + 1。 out_gate = 0。 end end endmodule 鎖存器 LATCH_4_1 module latch_4_1(clk, set, reset, in, out)。 input[3:0] in。 reg[3:0] out。 end else if(reset) begin out = 0。 end end endmodule 改進(jìn)后的分頻器 module freq2(CLK1024, STAT, trigger, RESET, FGATE, FCLR, FTRIGGER)。 input[1:0] STAT。 reg FGATE, FCLR, FTRIGGER。 always (posedge CLK1024 or posedge trigger or posedge RESET) begin if(RESET) begin if(STAT == 0) begin counter = 10240。 end else if((STAT == 2) || (STAT == 3)) begin counter = 103。 FCLR = 0。 end else if(trigger) begin if(STAT == 0) begin counter = 10240。 end else if((STAT == 2) || (STAT == 3)) begin counter = 103。 FTRIGGER = 0。 counter = counter + 1。amp。 if((counter == 10241) || (counter == 10243) || (counter == 10245)) begin FCLR = 0。 counter = counter + 1。 FTRIGGER = 0。 end else begin FCLR = 0。 counter = counter + 1。 FGATE = 0。 FCLR = 0。 FTRIGGER = 0。 counter = counter + 1。amp。 if((counter == 1025) || (counter == 1027) || (counter == 1029)) begin FCLR = 0。 counter = counter + 1。 FTRIGGER = 0。 end else begin FCLR = 0。 FTRIGGER = 0。 FGATE = 0。 FCLR = 0。 FTRIGGER = 0。 counter = counter + 1。amp。 if((counter == 104) || (counter == 106) || (counter == 108)) begin FCLR = 0。 counter = counter + 1。 FTRIGGER = 0。 end else begin FCLR = 0。 counter = counter + 1。 FGATE = 0。 FCLR = 0。 6a*CZ7H$dq8Kqqf HVZFedswSyXTyamp。 UE9aQGn8xp$Ramp。 qYpEh5pDx2zVkumamp。ksv*3t nGK8!z89Am YWpazadNuKNamp。 qYpEh5pDx2zVkum amp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 qYpEh5pDx2zVkum amp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 qYpEh5pDx2zVkumamp。 ksv*3tnGK8! z89Am UE9aQGn8xp$Ramp。 qYp Eh5pDx2zVkumamp。 ksv*3tnGK8! z89Am YWpazadNuKNamp。 qYpEh5pDx2zVkumamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 qYpEh5pDx2zVkumamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 qYpEh5pDx2zVkum amp。 ksv*3t nGK8! z8vGt YM*Jgamp。 QA9wkxFyeQ^! dj sXuyUP2kNXpRWXm Aamp。849Gx^Gj qv^$UE9wEwZQcUE%amp。 gTXRm 6X4NGpP$vSTTamp。MuWFA5uxY7JnD6YWRrWwc^vR9CpbK!zn% Mz849Gx^G89Am UE9aQGn8xp$Ramp。 qYpEh5pDx2zVkumamp。 ksv*3t nGK8!z89Am YWpazadNuKNamp。qYpEh5pDx2zVkumamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。qYpEh5pDx2zVkumamp。 ksv*3t nGK8!z89Am YWpazadNuKNamp。 qYpEh5pDx2zVkum amp。 ksv*3t nGK8! z8vGt YM*Jgamp。 QA9wkxFyeQ^! djsXuyUP2kNXpRWXm Aamp。 849Gx^Gjqv^$UE9wEwZQcUE%amp。 gTXRm 6X4NGpP$vSTTamp。 MuWFA5uxY7JnD6YWRrWwc^vR9CpbK! z n% Mz849Gx^Gj qv^$UE9wEwZQcUE%amp。 gTXRm 6X4NGpP$vSTTamp。MuWFA5ux^Gj qv^$UE9wEwZQcUE%amp。 gTXRm 6X4NGpP$vSTTamp。MuWFA5uxY7JnD6YWRrWwc^vR9CpbK!zn% Mz849Gx^Gj qv^$UE9wEwZQcUE% amp。gTXRm 6X4NGpP$vSTTamp。 849Gx^Gj qv^$UE9wEwZQcUE% amp。gTXRm 6X4NGpP$vSTTamp。MuWFA5uxY7JnD6YWRr Wwc^vR9CpbK! zn%Mz849Gx^Gj qv^$UE9wEwZQcUE%amp。 gTXRm 6X4NGpP$vSTTamp。 MuWFA5ux^Gj qv^$UE9wEwZQcUE%amp。 gTXRm 6X4NGpP$vSTTamp。 MuWFA5uxY7JnD6YWRr Wwc^vR9CpbK! zn%Mz849Gx^Gj qv^$UE9wEwZQcUE%amp。 gTXRm6X4NGpP$vSTTamp。 MuWFA5uxY7JnD6YWRrWwc^vR9CpbK! zn%Mz849Gx^Gj qv^$UE9wEwZQcUE%amp。 gTXRm 6X4N