【正文】 ，要得到 的 FGATE 計(jì)數(shù)值相當(dāng)小，約為 20，誤差很大，故在實(shí)際設(shè)計(jì)中把第四檔閘門電平時(shí)間調(diào)整為 ，這樣第三、四檔公用一個(gè)閘門電平，同時(shí)在計(jì)數(shù)和鎖存時(shí)要做相應(yīng)的移位，因?yàn)闇y(cè)量第四檔頻率時(shí)有 4 位有效數(shù)字。 end end end endmodule 分頻器 分頻器是本系統(tǒng)最重要的功能部件之一，由它產(chǎn)生閘門電平和控制器、計(jì)數(shù)器的控制脈沖。 end else begin out = 0。 end else begin //en 為高，模十加一計(jì)數(shù)， en 為低，計(jì)數(shù)保持 if(en) begin if(out 9) begin out = out + 1。 //四位十進(jìn)制 BCD 碼輸出 output[3:0] out。源程序如下： module counter_10(clk, en, clrn, cr, out)。 計(jì)數(shù)器 COUNTER 計(jì)數(shù)器 由四個(gè)十進(jìn)制計(jì)數(shù)器級(jí)聯(lián)。 STAT[1： 0] 用來(lái)保存當(dāng)前檔位信息， STAT[1： 0]等于 0 則為第一檔，等于 1 則為第二檔，依此類推，共可標(biāo)記四檔，它位于控制模塊中，也是輸出 ，這樣其他模塊可以通過(guò)訪問(wèn)它得到當(dāng)前檔位信息，而控制模塊可以修改它從而調(diào)整檔位 LATCH_STAT[1： 0] 用來(lái)保存鎖存器狀態(tài)信息， LATCH_STAT[1： 0]＝ 0 時(shí)，鎖存器在 CLK 作用下打1 2 N0 開關(guān)閉?？刂破髦饕脕?lái)判斷計(jì)數(shù)器計(jì)數(shù)是否有效，從而控制檔位轉(zhuǎn)換，鎖存器打開、關(guān)閉和設(shè)定值。經(jīng)計(jì)算，四檔的閘門電平時(shí)間 0T 分別為 10s、 1s、 和 。 三個(gè)輸入信號(hào)：待測(cè)信號(hào)、標(biāo)準(zhǔn)時(shí)鐘脈沖信號(hào)和復(fù)位脈沖信號(hào)。 關(guān)鍵字 ： 數(shù)字頻率計(jì) 。 數(shù)字頻率計(jì)設(shè)計(jì) 摘 要 : Verilog HDL 作為一種規(guī)范的硬件描述語(yǔ)言 , 被廣泛應(yīng)用于電路的設(shè)計(jì)中。 FPGA。設(shè)計(jì)細(xì)化要求：頻率計(jì)能根據(jù)輸入待測(cè)信號(hào)頻率自動(dòng)選擇量程，并在超過(guò)最大量程時(shí)顯示過(guò)量程，當(dāng)復(fù)位脈沖到來(lái)時(shí)，系統(tǒng)復(fù)位，重新開始計(jì)數(shù)顯示頻率。僅對(duì)計(jì)數(shù)器計(jì)數(shù)值 N 進(jìn)行簡(jiǎn)單的移位即可得到結(jié)果。計(jì)數(shù)器在分頻器和控制器的作用下對(duì)輸入待測(cè)信號(hào)計(jì)數(shù)，并把計(jì)數(shù)值輸出，在計(jì)數(shù)溢出時(shí)向控制器和分頻器發(fā)送溢出脈沖。 LATCH_STAT[1： 0]＝ 1 時(shí)，鎖存器強(qiáng)制置零， CLK 無(wú)效。 四個(gè)輸入端口：時(shí)鐘脈沖 CLK、使能端 EN、清零端CLRN、檔位狀態(tài)端 STAT[1： 0]。 //clk：時(shí)鐘脈沖，上升沿觸發(fā) en: 使能端，高電平有效 //clrn：清 零端，上升沿，高電平有效 input clk, en, clrn。 reg[3:0] out。 cr = 0。 cr = 0。它有四個(gè)輸入 :標(biāo)準(zhǔn)時(shí)鐘脈沖輸入 CLK102溢出處理觸發(fā)TRIGGER、復(fù)位觸發(fā) RESET 和檔位狀態(tài) STAT[1： 0]。要得到 10s、 1s、 三個(gè) FGATE，分別要計(jì)數(shù)到 102 1024 和 103。 FCLR 送計(jì)數(shù)器 CLRN 作為每次計(jì)數(shù)開始前的清零信號(hào)，送控制器 CLR 作為控制器內(nèi)部觸發(fā)信號(hào)。這樣，由于控制器此時(shí)溢出已被置位，馬上就能進(jìn)入一次換檔處理，保證了換檔的快速。 output out_gate, out_clr, out_trigger。 end //復(fù)位 else if(reset) begin //清零，準(zhǔn)備開始計(jì)數(shù) counter = 10239。 end //非對(duì)稱式分頻 else if(counter = 10239) begin out_trigger = 0。 end //連續(xù)輸出 3 個(gè) TRIGGER 和一個(gè) CLR else if((counter = 10240) amp。 else begin out_clr = 0。 end else if(counter == 10248) begin counter = 0。 end end endmodule 鎖存器 鎖存器有八個(gè)輸入：時(shí)鐘脈沖 CLK，置位端 SET，復(fù)位端 RESET， 4 個(gè) 4bit十進(jìn)制 BCD 輸入 IN1[3： 0]～ IN4[3： 0]，檔位狀態(tài) STAT[1： 0]。因?yàn)? 4 兩檔使用同一個(gè)分頻器，故測(cè)量第四檔時(shí)有 4 位有效數(shù)字，通過(guò)橋接器轉(zhuǎn)換后就能保證數(shù)據(jù)有效 數(shù)字最高位與鎖存器第五位對(duì)齊。 input clk, set, reset。 always (posedge clk or posedge set or posedge reset) begin if(set) out = 439。 end endmodule 控制器 控制器 CONTROLER 是整個(gè)系 統(tǒng)最復(fù)雜也是最關(guān)鍵的部件。 表 4 控制器功能表 CONTROL_CORE 模塊是控制 器的核心，有六個(gè)輸入端口：時(shí)序脈沖 CLK、清零脈沖 CLR、復(fù)位脈沖 RESET、溢出檢測(cè)輸入 OF、計(jì)數(shù)器輸出第 4 位 IN3[3：0]和 IN4[3： 0]。 flag 寄存器，用來(lái)標(biāo)志當(dāng)前計(jì)數(shù)置溢出或不夠。這個(gè)時(shí)候就需要檢測(cè)。如果 flag＝ 1，有溢出，向上換檔，如果當(dāng)前檔位為 3，則保持，并且將鎖存器置位 (顯示1FFFF)，否則向上調(diào)一擋； 如果 flag＝ 2，檔位不夠，當(dāng)當(dāng)前檔位為 0 時(shí)，保持，否則向下調(diào)一擋。具體源程序如下： module control_core(clk, clr, reset, of, IN3, IN4, counter_clrn, latch_clk, clrof, latch_stat, stat)。 reg counter_clrn, latch_clk, clrof, reset_reg。 stat_reg = 0。 clrof = 1。 end else if(count == 0) begin //T1 脈沖 count = count + 1。 stat_reg = stat。amp。 if(reset_reg == 0) begin // 非復(fù)位周期 clrof = 0。 end end else if(flag == 2) begin //檔位不夠 latch_stat = latch_stat。 //計(jì)數(shù)有效，鎖存 end end end else if(count == 2) begin //T3 脈沖 flag = 0。 end end always (negedge clr) begin stat = stat_reg。因?yàn)槿齻€(gè)分頻器是并行獨(dú)立計(jì)數(shù)分頻，因此無(wú)法保證換檔時(shí)各個(gè)分頻器狀態(tài)同步，解決方案是改進(jìn)分頻器，采用統(tǒng)一結(jié)構(gòu)。 input clk, trigger, reset。 always (posedge clk or posedge trigger) begin if(trigger) begin counter = 1023。 out_gate = 0。 counter = counter + 1139。 (counter = 1031)) begin if((counter == 1025) || (counter == 1027) || (counter == 1029)) out_trigger = 1。 end out_gate = 0。 out_trigger = 0。 output out_gate, out_clr, out_trigger。 end else if(reset) begin counter = 100。 end else if(counter = 101) begin out_gate = 1。 end else if((counter = 102) amp。 end else begin out_clr = 0。 end else if(counter == 110) begin counter = 0。 input clk, set, reset。 always (posedge clk or posedge set or posedge reset) begin if(set) begin out = 1。 input CLK1024, trigger, RESET。 reg[13:0] counter。 end FGATE = 0。 end else if(STAT == 1) begin counter = 1024。 FCLR = 0。 (counter = 10247)) begin FGATE = 0。 end else if(counter == 10247) begin FCLR = 1。 FTRIGGER = 0。 FTRIGGER = 0。 FCLR = 0。 (counter = 1031)) begin FGATE = 0。 end else if(counter == 1031) begin FCLR = 1。 counter = counter + 1。 FTRIGGER = 0。 FCLR = 0。 (counter = 110)) begin FGATE = 0。 end else if(counter == 110) begin FCLR = 1。 FTRIGGER = 0。 FTRIGGER = 0。 QA9wkxFyeQ^! djsXuyUP2kNXpRWXm Aamp。 gTXRm 6X4NGpP$vSTTamp。gTXRm 6X4NGpP$vSTTamp。gTXRm 6X4NGpP$vSTTamp。 gTXRm 6X4NGpP$vSTTamp。 gTXRm 6X4NGpP$vSTTamp。 gTXRm6X4NGpP$vSTTamp。 gTXRm6X4NGpP$vSTTamp。gTXRm 6X4NGpP$vSTTamp。 UE9aQGn8xp$Ramp。 ksv*3t nGK8!z89Am YWpazadNuKNamp。 gTXRm6X4NGpP$vSTTamp。 gTXRm 6X4NGpP$vSTTamp。 gTXRm 6X4NGpP$vSTTamp。 gTXRm 6X4NGpP$vSTTamp。 UE9aQGn8xp$Ramp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。ksv*3t nGK8!z89Am YWpazadNuKNamp。 ksv*3t nGK8!z89Am YWpazadNuKNamp。 ksv*3t nGK8! z89Am UE9aQGn8xp$Ramp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 ksv*3t nGK8!z89Am YWv*3tnGK8! z89Am YWpazadNuKNamp。 ksv*3t nGK8! z89Am YWpazadNuGK8! z89Am YWpazadNuKNamp。 ksv*3t nGK8!z89Am YWpazadNuKNamp。ksv*3t nGK8!z89Am YWpazadNuKNamp。 ksv*3t nGK8! z89Am YWv*3tnGK8! z 89Am YWpazadNuKNamp。gTXRm 6X4NGpP$vSTTamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 ksv*3t nGK8! z89Am YWpazadNuKNamp。 ksv*3t nGK8! z89Am YWv*3t nGK8!z89Am YWpazadNuKNamp。 gTXRm 6X4NGpP$vSTTamp。 gTXRm 6X4NGpP$vSTTamp。gTXRm 6X4NGpP$vSTTamp。 gTXRm 6X4NGpP$vSTTamp。gTXRm 6X4NGpP$vSTTamp。qYpEh5pDx2zVkumamp。 qYpEh5pDx2zVkumamp。 qYpEh5pDx2zVkumamp。 qYpEh5pDx2zVkumamp。 qYpEh5pDx2zVkumamp。 qYpEh5pDx2zVkum amp。MuWFA5uxY7JnD6YWRr Wwc^vR9CpbK! zn%Mz849Gx^Gj qv^$UE9wEwZQcUE%amp。 MuWFA5ux^Gj qv^$UE9wEwZQcUE%amp。 MuWFA5uxY7JnD6YWRrWwc^vR9CpbK! zn% Mz849Gx^Gj qv^$UE9wEwZQcUE%amp。MuWFA5uxY7JnD6YWRr Wwc^vR9CpbK! zn%Mz849