【正文】 時在線檢測等優(yōu)點。 1 基于 FPGA的數(shù)字鐘設計 1 緒論 現(xiàn)代社會的標志之一就是信息產(chǎn)品的廣泛使用，支撐信息電子產(chǎn)品高速發(fā)展的基礎就是微電子制造工藝水平的提高和電子產(chǎn)品設計開發(fā)技術(shù)的發(fā)展。 hardware description language。 芯片采用 EP1K100QC2083，由 時鐘模塊、控制模塊、計時模塊、數(shù)據(jù)譯碼模塊、顯示以及報時模塊組成。經(jīng)編譯和仿真所設計的程序，在可編程邏輯器件上下載驗證，本系統(tǒng)能夠完成年、月、日和時、分、秒的分別顯示，由按鍵輸入進行數(shù)字鐘 的校時、清零、啟停功能。 VHDL。前者以微細加工技術(shù)為代表，而后者的 代表就是電子設計自動化（ electronic design automatic,EDA） 技術(shù)。 在控制系統(tǒng)中，鍵盤是常用的人機交換接口，當所設置的功能鍵或數(shù)字鍵按下的時候，系統(tǒng)應該完成該鍵所設置的功能。 鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地擴展了鐘表原先的報時功能。 它與傳統(tǒng)的電子產(chǎn)品在設計上的顯著區(qū)別師大量使用大規(guī)模可編程邏輯器件，使產(chǎn)品的性能提高，體積縮小，功耗降低 .同時廣泛運用現(xiàn)代計算機技術(shù)，提高產(chǎn)品的自動化程度和競爭力，縮短研發(fā)周期。最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。 課題研究的必要性 現(xiàn)在是一個知識爆炸的新時代。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。 課題研究的內(nèi)容 本設計主要研究基于 FPGA 的數(shù)字鐘，要求時間以 24 小時為一個周期 ,顯示年、月、日、時、分、秒。 4 2 FPGA簡介 FPGA概述 FPGA是現(xiàn)場可編程門陣列（ Field Programmable Gate Array） 的簡稱，與之相應的 CPLD是復雜可編程邏輯器件（ Complex Programmable Logic Device） 的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，所以有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或CPLD/PGFA。使用 CPLA/FPGA開發(fā)數(shù)字電路，可以大大縮短設計時間，減少 PCB面積，提高系統(tǒng)的可靠性。這 3種可編程電路是：可編程邏輯模塊（ CLBConfigurable Logic Block ） 、輸入 / 輸出模塊（ IOBI/O Block ）和互連資源（ IR— Interconnect Resource） 。 CLB中 3個邏輯函數(shù)發(fā)生器分別是 G、 F和 H，相應的輸出是 G’ 、 F’和 H’。這個函數(shù)發(fā)生器能實現(xiàn) 3輸入變量的各種組合函數(shù)。 CLB中的邏輯函數(shù)發(fā)生器 F和 G均為查找表結(jié)構(gòu) ，其工作原理類似于ROM。 IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。緩沖器的輸出分 成兩路：一路可以直接送到 MUX，另一路經(jīng)延 CLB CLB CLB CLB CLB CLB B CLB CLB CLB CLB CLB CLB CLB 可編程開關矩 輸入輸出模塊 互連資源 6 圖 21 CLB基本結(jié)構(gòu) 時幾納秒（或者不延時）送到輸入通路 D觸發(fā)器，再送到數(shù)據(jù)選擇器。 IR。目前這種高層次的設計方法已被廣泛采用。 VHDL代碼，這是設計中最為普遍的輸入方式。這一步驟適用于大型設計，因為對于大型設計來說，在綜合前對源代碼仿真，就可以大大減少設計重復的次數(shù)和時間。 代碼級功能仿真 錯誤 !未找到引用源。 CPLD/FPGA 實現(xiàn) 適配后仿真模型 錯誤 !未找到引用源。 8 VHDL源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關鍵步驟。 邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。 最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片 CPLD/FPGA中。具體的設計輸入方式有以下幾種： ?？梢苑譃殡娐吩韴D描述，狀態(tài) 機描述和波形描述 3 9 種形式。一般大都使用成熟的 IP核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內(nèi)部去，所以硬件工作速度和芯片利用率很高，但是但項目很大的時候，該方法就顯得有些繁瑣；狀態(tài)機描述主要用來設計基于狀態(tài)機思想的時序電路。 3 數(shù)字鐘總體設計方案 數(shù)字鐘的構(gòu)成 數(shù)字鐘實際上是一個對標準頻率（ 1HZ）進行計數(shù)的計數(shù)電路。 主要包括時間基準電路、計數(shù)器電路、控制電路、譯碼和顯示電路。 譯碼驅(qū) 動 譯碼驅(qū)動 譯碼驅(qū)動 譯碼驅(qū)動 譯碼驅(qū)動 譯碼驅(qū)動 時十位 計數(shù) 時個位 計數(shù) 分十位 計數(shù) 分個位 計數(shù) 秒十位 計數(shù) 秒個位 計數(shù) 校時控制電路 校分控制電路 分頻器電路 分頻器電路 晶體振蕩器電路 1HZ 11 圖 32 總體框架 數(shù)字鐘的工作原理 振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號，作為數(shù)字鐘的時間基準，然后經(jīng)過分頻器輸出標準秒脈沖。計數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。 時基電路可以由石英晶體振蕩電路構(gòu)成，如果晶振頻率為 1MHz，經(jīng)過 6次十分頻就可以得到秒脈沖信號。因此 ， 這種振蕩電路輸出的是準確度極高的信號。 圖 42 分頻電路模塊 分頻電路 石英晶體 振蕩電路 秒信號 14 圖 43 分頻模塊電路設計 其內(nèi)部結(jié)構(gòu)圖見圖 43。 圖 44 分頻模塊仿真圖 校時控制模塊電路設計與實現(xiàn) 鍵盤接口電路原理 校時控制模塊在本系統(tǒng)中也就是鍵盤接口電路部分。行線與 按鍵的一個引腳相連，列線與按鍵的另一個引腳相連。 圖 45 鍵盤接口電路 鍵盤接口的 VHDL 描述 本模塊用于當有按鍵按下時，采用軟件消抖的辦法去除按鍵抖動。 圖 46 去抖邏輯框圖 該電路的 VHDL 程序如下： library ieee。 entity qudou is port(clk1:in std_logic。 architecture behav of qudou is signal sig1,counter:std_logic_vector(3 downto 0)。 key_pre=counter(0)and counter(1)and counter(2)and counter(3)。)then if(tmp1=39。)then 17 sig2=39。 if(sig2=39。 counter=0000。 end if。 程序說明： 這段程序是實現(xiàn)按鍵消抖，在這里實現(xiàn)的比較簡單，原理是當有按鍵按下的時候， temp1 會變成低電平，這時把 sig2 變成高電平，如果此時 counter 不為“ 1111”時，內(nèi)部計數(shù)器計數(shù)，從“ 0000”直到“ 1111”，當計數(shù)到“ 1111”時， key_pre 輸出高電平，同時計數(shù)器清零。一旦計數(shù)完成，抖動已經(jīng)過去，不會發(fā)生重鍵現(xiàn)象了，這樣就去除了抖動。 ROW[3..0]是行輸入信號，與鍵盤的行線相連， COM[3..0]是列輸出信號，與鍵盤的列線相連。 use 。 row:in std_logic_vector(3 downto 0)。 architecture behav of ajsm is signal sig_:std_logic_vector(3 downto 0)。 tmp=row(0) and row(1) and row(2) and row(3)。)then 計數(shù)進程 if(sig2=39。 counter=00。139。 end process。139。 for i in 3 downto 1 loop sig_(i)=sig_(i1)。 end if。event and clky=39。)then =sig_。 end process。)then if(sig1=39。)then scan_code=row amp。 else scan_code=11111111。 end behav。如果 sig1 等于 1，那么 sig_ 就進行循環(huán)移位，每個鐘周期循環(huán)左移一位。模塊主要完成從鍵掃描碼到按鍵編碼的轉(zhuǎn)換。 use 。 end jmzh。)then case scan_code is when 11101110=key_code=0000。 22 when 11011110=key_code=0100。 when 10111110=key_code=1000。 when 01111110=key_code=1100。 end case。 程序中采用 case 語句進行按鍵編碼，也可以用 elsif 語句實現(xiàn)此段程序設計。秒計數(shù)模塊的程序如下： library ieee。 a,b:out std_logic_vector(3 downto 0)。 begin if res=39。 ca=39。139。139。139。 m1:=m1+1。039。139。 else m0:=1001。 end if。 25 end SEC。年中 0 表示閏年， 1 表示平年；月中 0 表示 10 和 12 月， 1 表示其它月份；二月中 1 表示 2 月， 0 表示其它月份。 use 。 ca:out std_logic)。 sr1=0011。 end if。 27 if sel=101 then sr0=1000。 process(enl,clk,res) variable r0,r1:std_logic_vector(3 downto 0)。 r1:=0000。event and clk=39。 if radd=39。 then if r0=sr0 and r1=sr1 then r0:=0001。 elsif r01001 then r0:=r0+1。 r1:=r1+1。 then if r0=0001 and r1=0000 then r0:=sr0。 r1:=r11。 a=r0。 程序中第一個進程主要是對日的長短的設置， sr0 和 sr1 分別是日的低位和高位的信號，它們的值由輸入 sel[2..0]決定。 圖 413 日計數(shù)仿真時序圖 月計數(shù)和年計數(shù)模塊 414 所示。仿真圖中有毛刺出現(xiàn)，但并不會對本模塊的計數(shù)產(chǎn)生影響，滿足本設計的需要。其 VHDL 描述見附錄。 表 42 閏年表 00 04 08 12 16 20 24 28 32 36 40 44 48 52 56 60 64 68 72 76 80 84 88 92 96 30 其仿真時序圖如圖 417 所示，滿足設計的要求。只要保證每一位顯示的時間間隔不要太大，利用人眼的視覺暫留的現(xiàn)象，就可以造成各位數(shù)據(jù)同時顯示的假象。由分頻模塊提供；端口 CONV 顯示轉(zhuǎn)換信號，當其為高電平時，數(shù)碼管顯示時、分和秒。計數(shù)器實現(xiàn)了對時間的累計并以 8421BCD 碼的形式輸送到 動態(tài)掃描模塊，再由其輸出的端送到 7448， 將 BCD 碼轉(zhuǎn)換為七段碼，再由數(shù)碼管顯示出來。 在此次的數(shù)字鐘設計過程中，更進一步地熟悉有關數(shù)字電路的知識和具體應用。再加上器件對信號的延時等問題，實際下載到實驗箱上后會出現(xiàn)一系列的問題，因此仿真圖和電路連接圖還是有一定區(qū)別的。 59 時變 0 時，分計數(shù)模塊滯后計數(shù)，考慮的器件的延時，將程序中秒的進位信號提前 1 秒。 研究展望 本設計中雖然有控制鍵對時鐘進行控制，但是用到的按鍵太多，在實際應用上存在不足。設計的