【正文】 的概念、程序包的概念、設(shè)計(jì)庫(kù)的概念為設(shè)計(jì)的分解和并行工作提供了有力的支持。這種方式突破了門(mén)級(jí)電路設(shè)計(jì)的瓶頸，極大地減少了電路設(shè)計(jì)的時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開(kāi)發(fā)成本。反過(guò)來(lái)，設(shè)計(jì)者還可以容易地從綜合和優(yōu)化后的電路獲得設(shè)計(jì)信息，返回去更新修改VHDL設(shè)計(jì)描述，使之更為完善。正因?yàn)閂HDL硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)，VHDL設(shè)計(jì)程序的硬件實(shí)現(xiàn)目標(biāo)器件有廣闊的選擇范圍，其中包括各系列的CPLD、FPGA及各種門(mén)陣列實(shí)現(xiàn)目標(biāo)?；赩HDL的設(shè)計(jì)一般采用自頂向下的設(shè)計(jì)方法，其主要步驟為：1）設(shè)計(jì)說(shuō)明：用自然語(yǔ)言表達(dá)系統(tǒng)項(xiàng)目的功能特點(diǎn)和技術(shù)參數(shù)等。建立模型是為了通過(guò)VHDL仿真器對(duì)整個(gè)系統(tǒng)進(jìn)行系統(tǒng)行為仿真和性能評(píng)估。這一階段可以利用VHDL仿真器對(duì)頂層系統(tǒng)的行為模型進(jìn)行仿真測(cè)試，檢查模擬結(jié)果，繼而進(jìn)行修改和完善。即將VHDL的行為模型表達(dá)為VHDL行為代碼。即對(duì)VHDLRTL級(jí)模型進(jìn)行仿真，簡(jiǎn)稱(chēng)功能仿真。使用邏輯綜合工具將VHDL行為代碼描述轉(zhuǎn)化為結(jié)構(gòu)化的門(mén)級(jí)電路。8）功能仿真。10）門(mén)級(jí)時(shí)序仿真。2 需求分析 系統(tǒng)基本要求本次頻率計(jì)設(shè)計(jì)要求設(shè)用FPGA實(shí)現(xiàn)一個(gè)數(shù)字頻率計(jì)，具體設(shè)計(jì)要求如下：a）測(cè)量頻率范圍： 10Hz～100KHz 精度： ΔF / F ≤ 177。考慮到測(cè)量方便，將數(shù)字頻率計(jì)劃分為四檔：10～99Hz、100～999Hz、1000～9999Hz、10000～99999Hz。2以?xún)?nèi)時(shí)即可達(dá)到精度要求。頻率計(jì)能根據(jù)輸入待測(cè)信號(hào)頻率自動(dòng)選擇量程，并在超過(guò)最大量程時(shí)顯示過(guò)量程，當(dāng)復(fù)位脈沖到來(lái)時(shí)，系統(tǒng)復(fù)位，重新開(kāi)始計(jì)數(shù)顯示頻率。：信號(hào)整形測(cè)頻電路單片機(jī)顯示晶振待測(cè)信號(hào) 方案2才頻原理圖采用這種方案優(yōu)點(diǎn)是呆以依賴(lài)地成熟的單片機(jī)技術(shù)、運(yùn)算功能較強(qiáng)、軟件編程靈活、自由度大、設(shè)計(jì)成本也較低，缺點(diǎn)是顯而易見(jiàn)的，在傳統(tǒng)的單片機(jī)設(shè)計(jì)系統(tǒng)中必須使用許多分立元件組成單片機(jī)的外圍電路，整個(gè)系統(tǒng)顯得十分復(fù)雜，并且單片機(jī)的頻率不能做得很高，使得測(cè)量精度大大降低。將所有器件集成在一塊芯片上，體積大大減小的同時(shí)還提高了穩(wěn)定性，可實(shí)現(xiàn)大規(guī)模和超大規(guī)模的集成電路，測(cè)頻測(cè)量精度高，測(cè)量頻率范圍大，而且編程靈活、調(diào)試方便。 程序流程圖：數(shù)碼管顯示譯碼顯示數(shù)據(jù)鎖存計(jì)數(shù)器50MHZ分頻計(jì)數(shù)器50MHZ分頻500MHZ分頻計(jì)數(shù)器1檔10檔開(kāi)始1S時(shí)基10S時(shí)基NONOYESYESYES 程序流程圖分頻電路將50MHz標(biāo)頻信號(hào)通過(guò)500 MHz、50 MHz、5 MHz分頻產(chǎn)生所需的閘門(mén)信號(hào)，：可控分頻晶振 500M分頻 50M 分頻 5M 分頻 CLKK 分頻電路原理圖進(jìn)行500MHz分頻后。其頻率為50MHz/50MHz=1/1=1Hz，周期為1s，所以所顯示的頻率值即是實(shí)際頻率值。進(jìn)行5 MHz分頻后。檔位為 * 10，精度為10。電路形式采用一個(gè)整形三極管9018和一個(gè)電位器以及四個(gè)1K的電阻組成。四個(gè)輸入端口：時(shí)鐘脈沖CLK、使能端EN、清零端CLRN、檔位狀態(tài)端STAT[1..0]。： 計(jì)數(shù)器功能表CLKENCLRNSTAT[]OUT41DFHL0,1,23位加一計(jì)數(shù)OF等于第三位進(jìn)位HL34位加一計(jì)數(shù)OF等于第四位進(jìn)位LL計(jì)數(shù)保持LLLHLL ：Signal ResetEn Cntover Cntlow Lock Cout1[] Cout2[]Cout3[]Cout4[] 單個(gè)計(jì)數(shù)器模塊每個(gè)十進(jìn)制計(jì)數(shù)器用VHDL語(yǔ)言編程實(shí)現(xiàn)。input signal,en。output [3:0]cout1,cout2,cout3,cout4。reg [3:0]cout1,cout2,cout3,cout4。assign reset=(tover||tlow||lock)。cout2=0。cout4=0。tover=0。amp。cout2=cout2+1。tlow=0。amp。amp。cout2=0。tlow=0。amp。amp。amp。cout2=0。cout4=cout4+1。amp。amp。amp。 endelse begin cout1=cout1+1。endendelse begin tover=0。end//end//always(negedge en)//beginif(!en)beginif((cout4==0)amp。(cout3=9)amp。(cout2=9)amp。(cout1=9)) begin tlow=1。endelse if(tover) begin lock=0。endelse begin lock=1。 endif((cout4==0)amp。(cout3==0)amp。(cout2==0)amp。(cout1==0)) begin tlow=0。lock=0。它有四個(gè)輸入:標(biāo)準(zhǔn)時(shí)鐘脈沖輸入CLK102溢出處理觸發(fā)TRIGGER、復(fù)位觸發(fā)RESET和檔位狀態(tài)STAT[1..0]。：Clk count_clkResetSelect[] 單個(gè)分頻器模塊分頻器采用計(jì)數(shù)分頻的辦法，即使用一內(nèi)部寄存器，在時(shí)鐘脈沖上升沿加一計(jì)數(shù)，當(dāng)計(jì)到一定值時(shí)就改變FGATE的狀態(tài)，從而達(dá)到分頻的目的。要得到10s、1s、分別要計(jì)數(shù)到1021024和103。 輸出FGATE送計(jì)數(shù)器EN作為計(jì)數(shù)器使能閘門(mén)電平。FCLR送計(jì)數(shù)器CLRN作為每次計(jì)數(shù)開(kāi)始前的清零信號(hào)，送控制器CLR作為控制器內(nèi)部觸發(fā)信號(hào)。采用這樣的像CPU時(shí)鐘一樣的信號(hào)的原因，一方面，處理計(jì)數(shù)數(shù)據(jù)只用了很短的時(shí)間，兩次測(cè)量之間時(shí)間很短，加快了頻率計(jì)的響應(yīng)速度；另一方面，解決了異步時(shí)序邏輯的競(jìng)爭(zhēng)，使系統(tǒng)工作在異步時(shí)序狀態(tài)下，既保持了很高的響應(yīng)速度，又有很高的穩(wěn)定性。這樣，由于控制器此時(shí)溢出已被置位，馬上就能進(jìn)入一次換檔處理，保證了換檔的快速。分頻器單元FREQCER_10240的源程序如下：module DivFreq(clk,reset,select,count_clk)。input clk,reset。reg count_clk。//always (posedge clk) //begin if(reset) count_clr=1。 //endalways (posedge clk ) begin if(!reset) case(select) 239。 num=0。 end 239。 num=0。 end 239。 num=0。 end default: begin if(num==4999) begin count_clk=~count_clk。 end else num=num+1。 count_clk=1。由control控制模塊產(chǎn)生的latch信號(hào)來(lái)提供鎖存脈沖。程序很簡(jiǎn)單，即鎖存信號(hào)的上升沿來(lái)時(shí)送數(shù)，其它時(shí)候則保持不變。五個(gè)輸出：5個(gè)5bit十進(jìn)制BCD輸出。由一橋接器BRIDGE和4個(gè)LATCH_4_11個(gè)LATCH_4_1鎖存器組成[8]。因?yàn)?兩檔使用同一個(gè)分頻器，故測(cè)量第四檔時(shí)有4位有效數(shù)字，通過(guò)橋接器轉(zhuǎn)換后就能保證數(shù)據(jù)有效數(shù)字最高位與鎖存器第五位對(duì)齊。下面將LATCH_4_16的功能表和源程序列出：/鎖存模塊module Lock(lock,cin,cout)。input [3:0]cin。reg [3:0]cout。endendmodule控制器CONTROLER是整個(gè)系統(tǒng)最復(fù)雜也是最關(guān)鍵的部件，附圖1左上部分是控制器組成。： 輸入輸出功能表輸入輸入輸出CLKCLROF10：Clk std_f_sel[]Clear resetCntover light_1kCntlow light_10k light_100k 單個(gè)控制器模塊CONTROL_CORE模塊是控制器的核心，有六個(gè)輸入端口：時(shí)序脈沖CLK、清零脈沖CLR、復(fù)位脈沖RESET、溢出檢測(cè)輸入OF、計(jì)數(shù)器輸出第4位IN3[3..0]和IN4[3..0]。另外還有寄存器stat_reg[1..0]，用在轉(zhuǎn)換檔位時(shí)臨時(shí)保存檔位。flag寄存器，用來(lái)標(biāo)志當(dāng)前計(jì)數(shù)置溢出或不夠。由上述介紹可知有三種情況能到達(dá)狀態(tài)：計(jì)數(shù)結(jié)束、計(jì)數(shù)中溢出和復(fù)位。RESET信號(hào)在上升沿將reset_reg置為1，并進(jìn)行復(fù)位操作，即狀態(tài)寄存器分別置值。不是，則檢測(cè)OF端口是否為1，為1則有溢出，要進(jìn)行換檔，flag