【正文】 lock,reset。cout3=0。tover=0。cout3=cout3+1。(cout4!=9)) begin cout1=0。(cout3==9)amp。amp。tlow=0。amp。由于輸入標(biāo)準(zhǔn)時(shí)鐘脈沖為1024Hz，約為20，誤差很大，這樣第三、四檔公用一個(gè)閘門電平，同時(shí)在計(jì)數(shù)和鎖存時(shí)要做相應(yīng)的移位，因?yàn)闇y量第四檔頻率時(shí)有4位有效數(shù)字。為了解決在第一檔向第二檔轉(zhuǎn)換時(shí)等待時(shí)間過長的問題，分頻器由TRIGGER端口接收一個(gè)計(jì)數(shù)器的溢出脈沖，當(dāng)計(jì)數(shù)器溢出時(shí)，在脈沖上升沿將內(nèi)部計(jì)數(shù)器置為FGATE結(jié)束高電平的最后一個(gè)計(jì)數(shù)器值。reg [23:0] num。b01: begin if(num==4999) begin count_clk=~count_clk。 num=0。鎖存器有八個(gè)輸入：時(shí)鐘脈沖CLK，置位端SET，復(fù)位端RESET，4個(gè)4bit十進(jìn)制BCD輸入IN1[3..0]～I(xiàn)N4[3..0]，檔位狀態(tài)STAT[1..0]。input lock。輸出端口四個(gè)：鎖存器工作脈沖LATCH_CLK、OFREGISTER清零脈沖CLROF、鎖存器狀態(tài)LATCH_STAT[1..0]和當(dāng)前檔位狀態(tài)STAT[1..0]。在 時(shí)刻第工作脈沖到來時(shí)，首先檢測是不是復(fù)位周期，是則跳過，不作任何動作。狀態(tài)A，B，C，D，E，F(xiàn) 采用一位熱碼編碼 */module Control(std_f_sel,reset,clk,clear,tover,tlow,light_1k,light_10k,light_100k)。reg light_1k,light_10k,light_100k。always (posedge clk or posedge clear)begin if(clear) present=start_fl0k。 else next=fl0k_t。 else lock=0。 std_f_sel=239。 light_1k=0。 light_100k=0。 std_f_sel=239。 light_1k=0。為了方便觀察波形，我們可以全屏顯示或者點(diǎn)擊放大縮小按鈕，左鍵放大，右鍵縮小。當(dāng)然，本次設(shè)計(jì)仍有許多不足之處，最主要的一點(diǎn)就是對于數(shù)字頻率計(jì)的精度設(shè)計(jì)方面無法保證，由于自身水平和時(shí)間限制等因素，沒能在精度方面完成設(shè)計(jì)預(yù)期要求是本次設(shè)計(jì)一個(gè)較大的遺憾。USE 。 END SCAN_SEG8。139。139。 SEG_BUF8 = 1000。 SEG_BUF2 = SEG_BUF1。 ELSE SEG_CNT = SEG_CNT + 1 END IF。 WHEN 05 = SEG_TEMP= SEG_BUF6。 WHEN 0010 = SEG_TDA= 01O11O11。 WHEN 1010 = SEG_TDA= 01110111。 END PROCESS。 WHEN OTHERS = NULL。 WHEN 1000 = SEG_TDA= 01111111。 PROCESS(SEG_TEMP) BEGIN CASE SEG_CNT IS WHEN 0000 = SEG_TDA= 00111111。 WHEN 03 = SEG_TEMP= SEG_BUF4。139。 SEG_BUF4 = SEG_BUF3。 SEG_BUF6 = 0110。139。 BEGIN PROCESS (CLK5) BEGIN IF CLK539。 SEG_DA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。最后，再次感謝各位老師和同學(xué)對我的設(shè)計(jì)提供的幫助和支持。還有就是在完成模塊編程、編譯后進(jìn)行仿真過程時(shí)，一定要注意格點(diǎn)大小的設(shè)Gride Size 一般設(shè)置為30ns附近，選擇的數(shù)值不能太小，也不能太大，否則信號的延遲大于信號的有效時(shí)間，使得仿真結(jié)果不能正確顯示。4 系統(tǒng)仿真及測試系統(tǒng)程序輸入完成后，需要先對程序進(jìn)行編譯，可以在QUARTUS Ⅱ 軟件上面的直接編譯按鈕（Start Compilation）進(jìn)行編譯，： 正確編譯結(jié)果編譯后的編譯報(bào)告信息顯示了芯片資源的利用率等信息，： 編譯報(bào)告信息成功編譯之后，就可以進(jìn)行系統(tǒng)仿真，具體方法是：建立波形文件File New,點(diǎn)擊Other Files,選擇Vector Wavetom File,： 新建波形文件加入波形：在波形窗口選擇Insert Node or Bus,將會彈出引腳信息窗口，： 引腳信息窗口點(diǎn)擊Node Finder,添加相應(yīng)管腳，并保存文件。 std_f_sel=239。 light_100k=0。 light_1k=0。 std_f_sel=239。 light_100k=1。amp。fl0k_t: begin if(tlow) next=start_flk。b010000, flk_t=639。reg reset。具體源程序如下：clk： 輸入時(shí)鐘；clear： 為整個(gè)頻率計(jì)的異步復(fù)位信號；reset： 用來在量程轉(zhuǎn)換開始時(shí)復(fù)位計(jì)數(shù)器；std_f_sel： 用來選擇標(biāo)準(zhǔn)時(shí)基；tover： 代表超量程；tlow： 代表欠量程。這個(gè)時(shí)候就需要檢測。它由一個(gè)控制器核心模塊CONTROL_CORE和寄存器OFREGISTER組成OFREGISTER由CLK端接受計(jì)數(shù)器溢出脈沖在其上升沿置1，當(dāng)控制器核心開始換檔工作時(shí)，通過CLR清除OFREGISTER。： 輸入輸出功能表STAT = 0 , 1 , 2STAT = 3OUT5= IN3= IN4OUT4= IN2= IN3OUT3= IN1= IN2OUT20= IN1： 橋接器功能表CLK（IN）SET（IN）RESET（IN）OUT00= IN01010F000F鎖存器單元LATCH_4_1和LATCH_4_16均為4bit鎖存器，其唯一不同在于置位時(shí)，LATCH_4_16鎖存器內(nèi)容置為F，另一個(gè)置1。：Lock Cout1[]Cin[] 單個(gè)鎖存器模塊這模塊實(shí)現(xiàn)了對六位計(jì)數(shù)結(jié)果和溢出信號over的鎖存功能。 end else num=num+1。 end else num=num+1。input [1:0] select。FGATE由高變低，即計(jì)數(shù)結(jié)束時(shí)，F(xiàn)TRIGGER信號才產(chǎn)生，這時(shí)控制器開始工作，判斷計(jì)數(shù)是否有效，然后發(fā)出一系列指令直到FCLR信號到來，計(jì)數(shù)器清零，準(zhǔn)備進(jìn)入下一次計(jì)數(shù)。三個(gè)輸出：計(jì)數(shù)閘門電平FGATE、控制器工作脈沖FTRIGGER、計(jì)數(shù)器控制器清零脈沖FCLR。amp。lock=0。tlow=0。(cout2==9)amp。(cout3==9)amp。(cout3!=9)) begin cout1=0。(cout2!=9)) begin cout1=0。always(posedge signal)beginif(reset)begin cout1=0。源程序如下：module Counter(reset,signal,en,tover,tlow,lock,cout1,cout2,cout3,cout4)。其頻率為50MHz/5MHz = ，所以所顯示的頻率值是實(shí)際頻率值的1/10倍。方案3 ：采用現(xiàn)場可編程門陣列(FPGA)為控制核心采用現(xiàn)場可編程門陣列(FPGA)為控制核心，利用VHDL語言編程，下載燒制實(shí)現(xiàn)。2 %；b）1024Hz 測量波形： 方波 Vpp ＝ 3～5 V；c）Altera Cyclone Ⅱ EP2C5T144C8芯片 、數(shù)碼管 LED發(fā)光二極管；d）VHDL語言編程實(shí)現(xiàn)。6）邏輯綜合。2）建立VHDL行為模型，即將設(shè)計(jì)說明已轉(zhuǎn)化為VHDL行為模型。d) 對于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動地把VHDL描述設(shè)計(jì)轉(zhuǎn)變成為門級網(wǎng)表[9]。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的，具體如下：a) 與其它的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。這一步主要是為了確定你的設(shè)計(jì)在經(jīng)過布局布線之后，是不是還滿足你的設(shè)計(jì)要求。在這一步，將用到第3步生成的網(wǎng)表，并根據(jù)CPLD／FPGA廠商的器件容量，結(jié)構(gòu)等進(jìn)行布局、布線?；贔PGA的開發(fā)設(shè)計(jì)，：設(shè)計(jì)輸入綜合布局布線時(shí)序分析功耗分析工程更改管理調(diào)試編程和配置仿真時(shí)序逼近 FPGA工程設(shè)計(jì)流程流程中各個(gè)模塊具體功用如下：a）設(shè)計(jì)輸入：用任何文本編輯器都可以進(jìn)行，通常VHDL文件保存為vhd文件。選用VHDL語言進(jìn)行設(shè)計(jì)，可以不懂硬件結(jié)構(gòu)，也不必知道最終設(shè)計(jì)的