【正文】 reg risdone。更新行數(shù)據(jù)最大周期Tmax=1/50/16=。使用 Quartus II 內(nèi)嵌的 SOPC Builder，配合 Nios II IDE 集成開發(fā)環(huán)境，可以開發(fā) Nios II 嵌入式軟核處理器。 Verilog適合系統(tǒng)級（ system） 、算法級（ alogrithem）、寄存器傳輸級（ RTL）、邏輯級（ logic）、門級（ gata）、電路開關(guān)級（ switch）設(shè)計(jì)，而 SystemVerilog 是 Verilog語言的擴(kuò)展和延伸，更適用于可重用的可綜合 IP和可重用的驗(yàn)證用 IP設(shè)計(jì)，以及特大型（千萬門級以上）基于 IP的系統(tǒng)級設(shè)計(jì)和驗(yàn)證。 JTAG 下載接口 JTAG 下載接口電路如 下 圖 所示， 用于調(diào)試 FPGA。本 次 設(shè)計(jì)采用 的是 共陽 極 數(shù)碼管。 DS1302 實(shí)時(shí)時(shí)鐘可提供秒、分、時(shí)、日、星期、月和年 等時(shí)間 ， 如果 一個(gè)月 的天數(shù) 小 于31 天 時(shí) 還 可以 進(jìn)行 自動(dòng)調(diào)整， 同時(shí) 還 具有閏年補(bǔ)償功能。 整個(gè)過程當(dāng)中， 一次復(fù)位后產(chǎn)生一脈沖信號，觸發(fā)芯片 在下降沿時(shí)進(jìn)行 復(fù)位。輸入接口通過 RS232以及JTAG下載線來實(shí)現(xiàn)從 PC上位機(jī)傳輸數(shù)據(jù) 到 下位機(jī)。 其次，考慮軟件編程，采用譯碼方式（方案一）驅(qū)動(dòng)可以 使 代碼 簡化 ，而采用 移位方式（方案二）驅(qū)動(dòng)的可 使他的 拓展性更強(qiáng)。本設(shè)計(jì)采用較為普遍的 Altera 公司的 EP2C8Q208C 芯片。軟件部分根據(jù)各芯片的時(shí)序圖進(jìn)行 相應(yīng)的模塊編程， 從而 消除 競爭和冒險(xiǎn)。 點(diǎn)陣顯示模塊實(shí) 現(xiàn) 的是 LED 點(diǎn)陣的驅(qū)動(dòng)及其 顯示功能。 隨著顯示亮度要求的增加、屏尺寸的擴(kuò)大 ,數(shù)據(jù)傳輸和控制的時(shí)間也會增加，如果仍然采用 簡單的 單片機(jī)作為控制器，將會影響 畫面 顯 示 的 效果，嚴(yán)重時(shí)可能 導(dǎo)致 無法正常工作，然而， 如果控制器采用可編程邏輯器件 ，則可解決這一 難題。 如今 ， Verilog HDL 設(shè)計(jì)成為中國臺灣地 區(qū)和美國 邏輯電路設(shè)計(jì)和制造廠家 的一大設(shè)計(jì)主流 ， 而 中國大陸地區(qū)目前學(xué)習(xí)使用 Verilog HDL 也已 超過 了 VHDL。在歐美優(yōu)先領(lǐng)起的趨勢 下 ，20xx 年全球達(dá)到 450 萬盞 LED 街燈的水平， 并且伴隨著國際加緊節(jié)能減碳的節(jié)奏 ， 一旦路燈標(biāo)準(zhǔn)規(guī)格普及，中國市場有 望 突破 占有世界 50%以上的比例 。 2 shows the design of the interface circuit。 LED 點(diǎn)陣是由 16 個(gè)大小為 32mm*32mm 的 8*8 共陽點(diǎn)陣組成 16*64 點(diǎn)陣，可以顯示四個(gè)漢字，點(diǎn)陣屏可拆裝，采用圓孔銅排針，連接性能非常好。湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 基于 FPGA 方向的大型屏幕顯示系統(tǒng)設(shè)計(jì) 摘 要 主要研究 基于 Altera 公司 FPGA 芯片的電子顯示屏的研究，配備相應(yīng)的 PC機(jī)軟件， 可 實(shí)現(xiàn) 合攏、開簾 、上下左右移動(dòng)等顯示 形式 ，并可顯示時(shí)鐘。串口通信部分 通過 RS232 串口實(shí)現(xiàn)。 3 clock interface circuit design。 LED 驅(qū)動(dòng)器技術(shù)的發(fā)展 主要體現(xiàn)在兩方面： 一 方面 ， 日常生 活中常用的 鹵素?zé)簟谉霟艉蜔晒鉄?將被離線式高功率因數(shù)校正可調(diào)光 LED 驅(qū)動(dòng)器替代；另一方面 ， 低壓鹵素?zé)粢矊⒈?LED 驅(qū)動(dòng)器能高效替代。從使用的角度看，對于集成電路（ ASIC）設(shè)計(jì)人員來說， 更 多 的 是掌握 verilog，因?yàn)樵?IC 設(shè)計(jì)領(lǐng)域， 有 90％以上的公司 采用 verilog 進(jìn)行 IC設(shè)計(jì)。一方面，隨著生產(chǎn)工藝的提高和微電子技術(shù)的發(fā)展，器件的性能會 有很大的提高， 從而 出現(xiàn)了高性能的現(xiàn)場可編程邏輯器件（ FPGA）， FPGA具有處理速度高、 高容量、 可靠性高和集成度高等特點(diǎn)，在大屏幕顯示系統(tǒng)設(shè)計(jì)中使用 FPGA可以滿足現(xiàn)在的 LED大屏幕系統(tǒng)對于處理視頻數(shù)據(jù)的高速要求，同時(shí)改善電路的性能，縮小系統(tǒng)的體積。驅(qū)動(dòng)部分使用移位寄存器 74HC595和移位寄存器 74HC164 組成， 74HC595 主要 負(fù)責(zé)列掃描數(shù)據(jù)， 74HC164 主要 負(fù)責(zé)行掃描數(shù)據(jù)。 上位機(jī) FPGA 控制系統(tǒng) 點(diǎn)陣顯示模塊 串口通信 時(shí)鐘模塊 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 4 第 3 章 基于 FPGA 的 LED 點(diǎn)陣硬件設(shè)計(jì) 方案論證與比較 FPGA 芯片選擇 當(dāng)今 FPGA 芯片 的 主要設(shè)計(jì)和生產(chǎn)廠家有 Altera、 Atmel、 Xilinx、 Lattice 等公司。這塊芯片不僅內(nèi)部資源豐富，而且支持 NIOS，無論在性價(jià)比還是將來進(jìn)行功能拓展上都占據(jù) 著絕對的 優(yōu)勢。 再 次，考慮 到一個(gè) 制作成本，一片 74HC154芯片 大約四元，而 一片 74HC595芯片 和 74HC164芯片 只需 。上位機(jī)使用 相應(yīng)的 字模提取工具 ， 將 下一步需要 顯示的數(shù)據(jù)發(fā)送至下位機(jī) ,而 PC和 NiosⅡ系統(tǒng)間的通信 是通過 JTAG下載線來實(shí)現(xiàn)的 。 圖 復(fù)位電路 圖 電源接口及開關(guān)電路 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 6 時(shí)鐘振蕩電路 如圖 所示， X1 為 20MHz 的有源晶振。工作電壓寬 度為 ～ 。每一個(gè)數(shù)碼管通過一個(gè) 9012三極管 進(jìn)行 電流 放大 。 JTAG 下載不僅下載速度快，而且支持 SignalTAP，但是，不能編程 EPCS 芯片，掉電后 會造成 數(shù)據(jù)丟失。 Verilog HDL作為一種高級的硬件描述編程語言，與 C語言的風(fēng)格有很 多類似之處。 ModelSim 仿真軟件綜述 ModelSim 由 Mentor Graphics 公司的子公司 Model Tech 公司開發(fā)，是業(yè)界最優(yōu)秀的Verilog HDL 語言仿真器。程序中利用計(jì)數(shù)器 t作為行移位標(biāo)志，當(dāng)計(jì)數(shù)器計(jì)數(shù)到 19999時(shí)移位一次， T=(19999+1)/20xx0000=1ms,(系統(tǒng)使用 20MHz晶振 )，所以本設(shè)計(jì)刷新周期為 1ms。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 11 reg [14:0] t。b1。 rs_clk=139。 i=639。b0。d5) begin rsclk=139。b1。 i=639。 end end endcase assign rclk=rrclk。h55_55_F0_0A、 row_data=1639。 reg [15:0] rrow。b0。b0。b1111_1111_1111_1110。 case(k) 0: rrow=1639。 4: rrow=1639。 8: rrow=1639。 12: rrow=1639。 endcase end end else if(up_en) begin if(t0==2439。b1111_1111_1111_1110。b1110_1111_1111_1111。b1111_1110_1111_1111。b1111_1111_1110_1111。b1111_1111_1111_1110。如圖 ，仿真 key_up鍵按下時(shí)， row_data每 。 _function模塊端口實(shí)例化程序： module _function( input CLK, input RSTn, 圖 列數(shù)據(jù)左移仿真波形 圖 時(shí)鐘芯片讀寫模塊 圖 時(shí)鐘模塊 RTL 圖 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 17 input [1:0] start, output done, input [7:0] addr, input [7:0] write_data, output [7:0] read_data, output rst, output sclk, inout SIO )。反之，后四位全為零時(shí)進(jìn)行寫操作，置 start為 2’ b10。 else if(t==T1ms) t=1539。d0。 rscan=639。b1。b11_0111。 end else begin rsmg=data[23:20]。b1001_1001, _5 = 839。d0。d3 : rdata = _3。d7 : rdata = _7。 基本設(shè)置： 每一位停留時(shí)間 1ms；一次性掃描時(shí)間 6ms；掃描頻率 。傳輸一位數(shù)據(jù)的周期是 。 input CLK。 output RX_Done_Sig。d0。 isCount = 139。d4, 439。 end 439。b1。 isDone = 139。然后該控制模塊就會將經(jīng) RX_Data反饋回來的數(shù)據(jù)緩沖至 FIFO模塊。讀完后自動(dòng)加 1。 按鍵模塊 一位按鍵模塊 debounce 如圖 ，模塊包括電平檢查模塊和延遲模塊。 key_detect_module U1 ( .CLK( CLK ), .RSTn( RSTn ), .Pin_In( Pin_In ), // input from top .H2L_Sig( H2L_Sig ), // output to U2 .L2H_Sig( L2H_Sig ) // output to U2 )。 其中，五位 Key_In 輸入連接至 I/O 端口，五位 Key_Out 主要傳輸給行列控制模塊。將萬用表調(diào)至蜂鳴檔，對照點(diǎn)陣的原理圖紅筆連正極，黑筆接負(fù)極，觀察是否有相應(yīng)坐標(biāo)的 LED 點(diǎn)亮。結(jié)果沒有芯片發(fā)燙或燒壞，說明電路供電正常。 然后 對照相應(yīng)的硬件電路原理圖以及 PCB 板圖，用萬用表的蜂鳴檔檢查 線路是否都導(dǎo)通。 /*******************************/ endmodule 設(shè)計(jì)思路： （ 1）一旦檢測到有按鍵按下（高電平到低電平變化），電平檢查模塊就會拉高 H2L_Sig電平，然后拉低。 input CLK。 串口接收數(shù)據(jù)處理 此模塊處理串口接收的十六進(jìn)制數(shù)據(jù)，取模之后作 LED 點(diǎn)陣的列驅(qū)動(dòng)，接收的數(shù)據(jù)顯示在 09 之間。 FIFO的一 些重要參數(shù)： FIFO的寬度：也就是英文資料里?？吹降?THE WIDTH，它指的是 FIFO一次讀寫操作的數(shù)據(jù)位。 end endcase /********************************************************/ assign Count_Sig = isCount。b1。b1。d6, 439。 end 439。b0。 reg [7:0]rData。 input H2L_Sig。然而，采集數(shù)據(jù)要求“在周期 的中間”，那么結(jié)果是 2082 / 2 ，結(jié)果等于 1041。 表 data分配表 data[23:0] 位代表（從左邊數(shù)起） data[23:20] 第一位 數(shù)字 | 數(shù)碼管 data[19:16] 第二位 數(shù)字 | 數(shù)碼管 data[15:12] 第三位 數(shù)字 | 數(shù)碼管 data[11:8] 第四位 數(shù)字 | 數(shù)碼管 data[7:4] 第五位 數(shù)字 | 數(shù)碼管 data[3:0] 第六位 數(shù)字 | 數(shù)碼管 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 21 串口通信模塊 串口接收模塊 如圖 ，串口接收模塊由電平檢測模塊、波特率定時(shí)模塊和接收控制模塊組成。d8 : rdata = _8。d4 : rdata = _4。d0 : rdata = _0。b1000_0010, _7 = 839。b01_1111。b1。 rscan=639。 end 1: if(t==T1ms) begin i=i+139。b111111。 else t=t+139。 源 程序?yàn)椋? module smg( input CLK, input RSTn, input[23:0] data, output [