基于vhdl的電子鬧鐘設(shè)計-資料下載頁
2025-06-27 18:58本頁面
【正文】 Tone=11001010110 。 WHEN 1101 = Tone=11010000100 。 WHEN 1111 = Tone=11011000000 。 WHEN OTHERS = NULL。 END CASE。END IF。 END PROCESS。END。LIBRARY ieee。程序USE 。LIBRARY altera_mf。USE 。ENTITY music IS PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 inclock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。END music。ARCHITECTURE SYN OF music IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (3 DOWNTO 0)。 COMPONENT altsyncram GENERIC (intended_device_family : STRING。 width_a : NATURAL。 widthad_a : NATURAL。 numwords_a : NATURAL。 operation_mode : STRING。 outdata_reg_a : STRING。 address_aclr_a : STRING。 outdata_aclr_a : STRING。 width_byteena_a : NATURAL。 init_file : STRING。 lpm_hint : STRING。 lpm_type : STRING)。 PORT ( clock0 : IN STD_LOGIC 。 address_a : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 q_a : OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。 END COMPONENT。BEGIN q = sub_wire0(3 DOWNTO 0)。 altsyncram_ponent : altsyncram GENERIC MAP ( intended_device_family = Cyclone, width_a = 4, widthad_a = 8, numwords_a = 256, operation_mode = ROM, outdata_reg_a = UNREGISTERED, address_aclr_a = NONE, outdata_aclr_a = NONE, width_byteena_a = 1, init_file = , lpm_hint = ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=rom2, lpm_type = altsyncram) PORT MAP ( clock0 = inclock, address_a = address, q_a = sub_wire0)。END SYN。四、實驗仿真結(jié)果：本實驗是以KEYKEY1為控制整個鬧鐘的校時，校分，校鬧鐘時、分，分別將KEY2[1],KEY2[0],KEY1，送到實驗上的三個鍵，由這三個鍵來控制整個校時，校分，校鬧鐘時，校鬧鐘分的過程，加上分別連接的鍵叫A,B,C鍵，則當(dāng)A=0，B=1,C=0時是對時鐘進行校時，時個位和時十位會以二十四進制循環(huán)自動增加。仿真波形：當(dāng)A=0，B=0,C=0時是對時鐘進行校分，分個位和分十位會以六十進制循環(huán)增加，并且不對時進位。仿真波形：當(dāng)A=0，B=1,C=1時是對鬧鐘進行校分，鬧鐘時個位和時十位會以二十四進制循環(huán)自動增加。仿真波形：當(dāng)A=0，B=0,C=1時是對鬧鐘進行校時，鬧鐘分個位和分十位會以六十進制循環(huán)增加，并且不對時進位。仿真波形：而當(dāng)A=1，B=0,C=0或者A=1，B=1,C=0是正常的計時時間，秒從零開始計時，每秒加一，當(dāng)?shù)竭_五十九在來一個脈沖后，秒十位和秒個位清零，從零開始直到六十一直循環(huán)，并且向分個位清零；分位的原理同秒的一樣；而時與秒，分的不同之處是，當(dāng)時計數(shù)到二十三時清零并且不向任何位進位。仿真波形：另外當(dāng)計數(shù)的時，分和鬧鐘所事先設(shè)置時、分相等時，“梁?！边@首歌會響起，作為鬧鐘并且維持一分鐘，一分鐘歌曲自動停止。在有條件的情況下，為驗證所設(shè)計程序是否正確，將程序下載到FPGA器件中進行硬件測試。在QuartusⅡ開發(fā)環(huán)境中進行管腳鎖定，連接好數(shù)碼管驅(qū)動電路，然后將目標(biāo)文件下載到器件中。最終可以看到時、分、秒正常顯示。引腳分配如下（選擇模式5）五、 結(jié)束語通過本次實驗，系統(tǒng)的復(fù)習(xí)整個EDA的知識，并且了解了CPLD可編程芯片的結(jié)構(gòu)和引腳，能夠熟練的運用quartus II這個軟件，尤其可貴的是，學(xué)會了使用這個軟件來給程序配置引腳，并且實際的通過實驗箱的幾個按鍵就可以控制整個操作的過程，終于感到自己所學(xué)到的知識可以付諸到實踐了。六、 參考資料1 周潤景《基于quartus II的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計實例》[M]電子工業(yè)出版社、2 汪國強 《EDA技術(shù)與應(yīng)用》[M]電子工業(yè)出版社3 趙雅興《 FPGA原理、設(shè)計與應(yīng)用》[M]天津大學(xué)出版社4 設(shè)計[J]《電測與儀表》2008年01期5 張子剛 基于VHDL的數(shù)字時鐘的設(shè)計[J]《氣象水文海洋儀器》2008年第2期 12 / 12
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