基于vhdl的電子密碼鎖設(shè)計1-資料下載頁
2025-06-27 22:57本頁面
【正文】 when 01 = dig=10111111 。 if keyin(2)=39。039。then seg=11000000。 else seg=11111001。end if。 when 10 = dig=11011111 。 if keyin(1)=39。039。then seg=11000000。 else seg=11111001。end if。 when 11 = dig=11101111 。 if keyin(0)=39。039。then seg=11000000。 else seg=11111001。end if。 when others =null。 end case 。 else dig=11111111 。seg=11111111。 end if。end if。end process 。end rt1。 6 系統(tǒng)仿真當(dāng)各個模塊分別編譯成功后 ,則創(chuàng)建一個個元件符號。再用圖形編輯器將各元件模塊組裝起來 ,這就是本設(shè)計中最頂層的圖形設(shè)計文件。頂層圖形設(shè)計文件 lock. gdf 如圖所示 ,這個結(jié)構(gòu)框圖說明了整個系統(tǒng)的外部輸入和輸出情況。為了獲得與目標(biāo)器件對應(yīng)的、 精確的時序仿真文件譯了。編譯成功后進(jìn)行仿真。首先建立波形文件。波形文件 lock. scf 建好并存盤后 ,選擇菜單 “new”→ “Vector Waveform File”,啟動仿真操作 ,結(jié)束后觀察仿真波形。本設(shè)計中 ,仿真波形如圖所示。當(dāng)給初始密碼輸入信號 LC 一個低電平時 ,就將程序預(yù)先設(shè)定的密碼( “0000” )裝入 lock 中 。按下 reset 后,系統(tǒng)復(fù)位 ,處于輸入密碼狀態(tài)。輸入的開鎖密碼串行順序裝入 ,。密碼輸入完畢后 ,比較輸入的密碼 是否等于預(yù)先設(shè)定的密碼,若相等 ,鎖開啟。如圖所示7 總結(jié)這次密碼鎖的設(shè)計過程表明，用VHDL可以快速、靈活地設(shè)計出符合要求的密碼鎖控制器，而且操作簡單。可以實現(xiàn)密碼輸入、密碼校驗、密碼設(shè)置和更改等功能。設(shè)計過程能夠在設(shè)計完成后在QuartusⅡ環(huán)境下進(jìn)行電路的模擬仿真，反饋結(jié)果可以驗證程序設(shè)計的可行性與可靠性。本密碼鎖控制器設(shè)置的是4位密碼，在系統(tǒng)復(fù)位后，輸入一個完整的密碼串，輸入完后，系統(tǒng)會進(jìn)行比對，如果發(fā)現(xiàn)密碼吻合，則開門，否則要求用戶繼續(xù)輸入，如果輸入的密碼串都是錯誤的，則系統(tǒng)報警，直到輸入正確的密碼，報警聲停止。這樣的設(shè)計可以很好的滿足人們的日常需求。同時，密碼鎖還具有密碼修改功能，方便操作，使得密碼鎖的使用更加安全、便捷。在軟件、硬件設(shè)計和仿真過程中間我們也遇到不少問題，但最終還是把它們解決了，使得設(shè)計符合要求。除了自己思考設(shè)計之外，這與和同學(xué)的同心協(xié)力的合作與討論是分不開的的。相互的探討使得我們的思路更加開闊，解決問題的辦法也更多?？傊?，此次課程設(shè)計讓我收益良多，同時因為有了實踐操作，對《EDA技術(shù)及Verilong HDL》課程所學(xué)內(nèi)容也有了更深的記憶和理解，對EDA技術(shù)額能夠更好的掌握和應(yīng)用了致謝在這次實習(xí)能夠順利完成的過程中，我得到了許多人的幫助。首先我要感謝陳小琴老師等老師在課程設(shè)計上給予我的指導(dǎo)、提供給我的支持和幫助，這是我能順利完成這次報告的主要原因，更重要的是老師幫我解決了許多技術(shù)上的難題，讓我能把系統(tǒng)做得更加完善。在此期間，我不僅學(xué)到了許多新的知識，而且也開闊了視野，提高了自己的設(shè)計能力。其次，我要感謝幫助過我的同學(xué)，他們也為我解決了不少我不太明白的設(shè)計商的難題。同時也感謝學(xué)院為我提供良好的做課程設(shè)計的環(huán)境。參考文獻(xiàn)【1】陳龍，黃繼業(yè)，潘松,主編《EDA技術(shù)與Verilog HDL》清華大學(xué)出版社【2】閻石 主編《數(shù)字電子技術(shù)基礎(chǔ)》，高等教育出版社，1998【3】夏宇聞 主編《Verilog數(shù)字系統(tǒng)設(shè)計教程》，北京航空航天大學(xué)出
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