【導讀】基于FPGA設(shè)計的電子密碼鎖是一個小型的數(shù)字系統(tǒng)，與普通機械鎖相比，目前使用的電子密碼鎖大部分是基于單片機技術(shù)，以單片機為主要器件。實際應(yīng)用中，程序容易跑飛，系統(tǒng)的可靠性較差。本文介紹的一種基于現(xiàn)場可編。行描述，并在EP1C6Q240C8上實現(xiàn)。用FPGA器件構(gòu)造系統(tǒng)，所有算法完全由硬件電路來實現(xiàn)，使得系統(tǒng)的工。作可靠性大為提高。通過仿真調(diào)試，利用可編程邏輯器件FPGA的電子密碼鎖的。設(shè)計基本達到了預(yù)期目的。當然，該系統(tǒng)在一些細節(jié)的設(shè)計上還需要不斷地完善。和改進，特別是對系統(tǒng)的擴展有很好的使用系統(tǒng)和設(shè)計的價值。電子產(chǎn)品應(yīng)運而生，電子密碼鎖就是其中之一。據(jù)有關(guān)資料介紹，電子密碼鎖的。在我國電子鎖整體水平尚處于國際上70年代左右，電子密碼鎖的成本。希望通過不斷的努力，使電子密碼鎖在我國也能得到廣泛應(yīng)用。，密碼將報警并進入鎖定狀態(tài)。得電子密碼鎖的更改與升級更為方便簡單。力，積累實踐經(jīng)驗，為以后的工作打好基礎(chǔ)。

　　

【正文】 count=0。 else if(main_state==pass) //pass 狀態(tài)計時器 pass 定時器加 1 pass_count=pass_count+1。 else pass_count=0。 end //從狀態(tài)機，用于輸入 4位密碼 always@(posedge clk or negedge resetb) begin if(!resetb) cmd_t=0。 else cmd_t=cmd[4]。 end always@(posedge clk or negedge resetb) begin if(!resetb) sub_state=first。 else sub_state=next_sub_state。 end always@(cmd or cmd_t or sub_state) //always@(cmd or sub_state) begin if(cmd_t==0amp。amp。cmd[4]==1) case(cmd) begin if(sub_state==first)// 第 1個密碼輸入錯誤 next_sub_state=first。 else case(sub_state) second: // 第 2 個密碼輸入錯誤 next_sub_state=first。 third: // 第 3 個密碼輸入錯誤 next_sub_state=second。 fourth: // 第 4 個密碼 輸入錯誤 next_sub_state=third。 finish: next_sub_state=fourth。 endcase end 個密碼輸完時，進行確認 next_sub_state=first。 //以下 4個命令位無效的命令，狀態(tài)保持不變 539。b11100: next_sub_state=next_sub_state。 539。b11101: next_sub_state=next_sub_state。 539。b11110: next_sub_state=next_sub_state。 539。b11111: next_sub_state=next_sub_state。 //default 為輸入了某位密碼，輸入完自動將狀態(tài)轉(zhuǎn)入下一位 default: case(sub_state) first: next_sub_state=second。 second: next_sub_state=third。 third: next_sub_state=fourth。 fourth: next_sub_state=finish。 //當輸入完 4 位密碼以后狀態(tài)保持不變，等待輸入 enter 命 //令 finish: next_sub_state=finish。 endcase endcase else next_sub_state=sub_state。 end //比較密碼，產(chǎn)生正確或者錯誤信息 always@(posedge clk or negedge resetb) begin if(!resetb) begin correct=0。 error=0。 end else if(cmd_t ==0amp。amp。cmd==enter) if(password==PASSWORD)//密碼正確時 begin correct=1。 error=0。 end else//密碼錯誤時 begin error=1。 correct=0。 end else begin correct=0。 error=0。 end end //記錄密碼 always@(posedge clk or negedge resetb) begin if(!resetb) password=0。 else if(cmd_t==0amp。amp。cmd[4]==1) case(sub_state) first: password[15:12]=cmd[3:0]。 second: password[11:8]=cmd[3:0]。 third: password[7:4]=cmd[3:0]。 fourth: password[3:0]=cmd[3:0]。 default: password=password。 endcase else password=password。 end //記錄錯誤次數(shù) always@(posedge clk or negedge resetb) begin if(!resetb) try_count=0。 else if(error==1) try_count=try_count+1。 else if(main_state==pass||main_state==alarm) try_count=0。 end endmodule 結(jié)束語 在這次設(shè)計中，我把重點放在了新知識的學習以及設(shè)計流程中的程序仿真和模塊分析上。在設(shè)計過程中，需要解決的問題都是些很具體的問題，這和以往有很大的區(qū)別。以往要解決問題只要求我們在局部解答，各種條件都是已知的，解決方案可以在已學的課本知識中得到。而設(shè)計中的具體的問題要求從全局解決，要求系統(tǒng)的考慮各 種因素來解決，也有著各種未知的難點要求解決。 在這次畢業(yè)設(shè)計的過程中，我學到了很多東西，鍛煉了自己獨立學習的能力。在與導師和同學的討論過程中，也看到了自己的不足，更激勵我要努力。感謝我的老師和同學給與我的幫助。 致謝 在論文完成之際，我要特別感謝唐英姿老師的熱情關(guān)懷和悉心指導。在我做論文設(shè)計的過程中，我得到了唐老師悉心細致的教誨和無私的幫助，特別是她廣博的學識、深厚的學術(shù)素養(yǎng)、嚴謹?shù)闹螌W精神和一絲不茍的工作作風使我終生受益，在此表示真誠地感謝和深深的謝意。在設(shè)計寫作過程中，也得到了許多同學的寶貴建 議、支持與幫助，在此一并致以誠摯的謝意。感謝所有關(guān)心、支持、幫助過我的良師益友，同時感謝家人對我的關(guān)心與支持。 參考文獻 [1] 王衛(wèi)兵 ,劉克剛 ,朱秋萍 .用 FPGA 的電子密碼鎖 .電子技術(shù) ,2020 年 [2] 趙益丹 ,周振峰 .電子密碼鎖的系統(tǒng)原理、設(shè)計程序及流程圖 .2020 年 [3] 陸重陽 ,盧東華 .FPGA 技術(shù)及其發(fā)展趨勢 .微電子技術(shù) ,2020 年 [4] 王曉勇 .FPGA 的基本原理及運用 .艦船電子工程 ,2020 年 [5] 程耀林 .FPGA 的系統(tǒng)設(shè)計方法解析 .現(xiàn)代電子技術(shù) ,2020 年 [6] 羅 杰 ,康華光 .兩種硬件描述語言 VHDL/Verilog 的發(fā)展及其應(yīng)用 . 2020 年 [7] 梁麗 .電子密碼鎖的計算機仿真設(shè)計 .計算機仿真 ,2020 年