【正文】 分利用，但連線和開關(guān)多，速度慢；粗粒度 FPGA 的邏輯功能塊規(guī)模大，功能強，但資源不能充分利用。有時要反復(fù)修改，經(jīng)過多次這樣的迭代才能完成最后的設(shè)計。對簡單的設(shè)計而言，可以直接從 RTL級開始設(shè)計，但對大規(guī)模的設(shè)計，最好先寫系統(tǒng)行為級代碼進行行為仿真。轉(zhuǎn)換是將 RTL 級行為描述轉(zhuǎn)化為 RTL 級結(jié)構(gòu)描述 (使用與工藝無關(guān)的通用邏輯門符號表示 )。延時跟工藝有關(guān)，特別是深亞微米工藝，線延時大大超過門延時，所以總延時跟布局布線關(guān)系極大。至此， FPGA 芯片設(shè)計完成。 FSM Encoding Style 主要有： Binary Encoding One Hot Encoding Gray Encoding 鍵盤 按鍵處理 主控部分 譯碼顯示 顯示 開 /關(guān)門電路 報警電路 FPGA 表 二進制與一位熱碼的特性比較 狀態(tài)機可以認為是組合邏輯和寄存器邏輯的特殊租戶，它一般包括兩個部分：組合邏輯部分和寄存器邏輯部分。當次有效狀態(tài)機（即密碼輸入的狀態(tài)機）發(fā)生轉(zhuǎn)換并且有密碼輸入時，程序會記錄下輸入的密碼在寄 存器的其中 4 位里面，最后次有效狀態(tài)轉(zhuǎn)換到確認密碼的狀態(tài)時，會將記錄下的密碼與固化在鎖內(nèi)的密碼進行對比，正確即將主狀態(tài)機轉(zhuǎn)換到通過階段，錯誤則將狀態(tài)機轉(zhuǎn)換到報警階段。b10110,seven=539。 wire [4:0] cmd。b11001, zero=539。b001, third=339。 alarm: if(alarm_count[10]==1)// 由 alarm 轉(zhuǎn)換到 waits 的條件 next_state=waits。 end //鎖 pass 以后計數(shù)開始，當規(guī)定的時間到達后自動上鎖，并進入 waits 狀態(tài) //pass 定時器 always(posedge clk or negedge resetb) begin if(!resetb) pass_count=0。b11100: next_sub_state=next_sub_state。amp。 end //記錄錯誤次數(shù) always(posedge clk or negedge resetb) begin if(!resetb) try_count=0。在設(shè)計寫作過程中，也得到了許多同學(xué)的寶貴建 議、支持與幫助，在此一并致以誠摯的謝意。 third: password[7:4]=cmd[3:0]。 endcase endcase else next_sub_state=sub_state。 fourth: // 第 4 個密碼 輸入錯誤 next_sub_state=third。 alarmed=0。try_count==2) next_state=alarm。 reg [2:0] next_sub_state。b10101, six=539。 //輸入命令信號 output alarmed。b10010,three=539。最 后兩位按鍵設(shè)定為確認輸入按鍵和復(fù)位按鍵。按下復(fù)位鍵，可使報警停止，同時清除所有密碼顯示。這樣，上電后配置芯片自動給 FPGA 加載編程數(shù) 據(jù)。 （ 8） 時序仿真 時序仿真是最接近真實情況的一種仿真，因為該仿真含所有的延時信息和約束信息 (約束信息包含在網(wǎng)表文件中 )。網(wǎng)表文件主要記錄的是所用工藝庫門級單元之間的互連關(guān)系(即門級結(jié)構(gòu) )。他使用系統(tǒng)行為描述代碼、測試激勵、行為級模型庫等為輸入 ，利用專用的仿真工具或者系統(tǒng)設(shè)計軟件來進行功能仿真和優(yōu)化。需要說明的是，如果仿真驗證不對或者某一步有錯，就要返回修改。相對于基于單片機技術(shù)的電子密碼鎖，用FPGA 器件來構(gòu)成系統(tǒng)，可靠性提高，并且由于 FPGA 具有的現(xiàn)場可編程功能，使得電子密碼鎖的更改與升級更為方便簡單。 電子密碼鎖的原理 編碼制式的選擇 編碼制式應(yīng)根據(jù) NT 的大小選取，可分為如下三種： （ 1）密碼的各位都可以重碼： NT1=ai； （ 2）密碼的非相鄰位可以重碼： NT2=a(a1)i； （ 3）密碼的任何一位都不能重碼： NT3=a(a1)??(a i+1)。隨著電子技術(shù)的發(fā)展，各類電子產(chǎn)品應(yīng)運而生，電子密碼鎖就是其中之一。 本文主要闡述了一種基于現(xiàn)場可編程門陣列 FPGA 器件的電子密碼鎖的設(shè)計方法。但國內(nèi)自行研制開發(fā)的電子鎖，其市場結(jié)構(gòu)尚未形成，應(yīng)用還不廣泛。 ，如果正確，則開鎖。CLB 是 FPGA 的主要組成部分，是實現(xiàn)邏輯功能的基本單元。上述的 FPGA 系統(tǒng)設(shè)計中的系統(tǒng)實際上是指系統(tǒng)級和算法級， 而“ RTL 級描述”主要是指 RTL 級行為域的描述。可利用專用的仿真工具進行仿真，如 Modelsim， VCS 等工具。網(wǎng) 表文件的格式可以表示成標準格式 (edif)，也可以表示成 VHDL 或者 Verilog HDL 格式 (在綜合工具中設(shè)置 )。下載的過程就是一個改寫器件內(nèi)邏輯結(jié)構(gòu)的過程，故稱之為編程。模塊設(shè)計相對簡單，所以有些步驟可以省去，如系統(tǒng)行為描述與仿真等。 下面的圖（圖是在程序編譯后， toolsNetlist_VewersRTL Vewer 得到的）表示了密碼輸入的時候的次狀態(tài)機，表示了 4個密碼輸入的順序狀態(tài)，以及輸入完成后的等待確認狀態(tài)。 在 Quartus II 在輸入源程序后，我們需要建立一個工程，在工程中我們要把設(shè)計文件加入工程中；然后選擇仿真器和綜合器類型值得注意的是如果選擇默認的“ NONE” ,表示選擇 Quartus II 軟件中自帶的仿真器和綜合器，結(jié)合自己的設(shè)計，在此我選擇默認項“ NONE”；最后選擇目標芯片。b11010,cancel=539。d1234。//檢驗是否有按鍵按下 reg [2:0] main_state。 //警報計時寄存器 reg [10:0] alarm_count。 end //輸出控制部分 always(posedge clk or negedge resetb) begin if(!resetb)//復(fù)位時，開鎖輸出與警報輸出都為零 begin passed=0。 end always(posedge clk or negedge resetb) begin if(!resetb) sub_state=first。 539。 end else begin correct=0。以往要解決問題只要求我們在局部解答，各種條件都是已知的，解決方案可以在已學(xué)的課本知識中得到。 在這次畢業(yè)設(shè)計的過程中，我學(xué)到了很多東西，鍛煉了自己獨立學(xué)習(xí)的能力。 end end //記錄密碼 always(posedge clk or negedge resetb) begin if(!resetb) password=0。 //default 為輸入了某位密碼，輸入完自動將狀態(tài)轉(zhuǎn)入下一位 default: case(sub_state) first: next_sub_state=second。 end always(cmd or cmd_t or sub_state) //always(cmd or sub_state) begin if(cmd_t==0amp。 end else if(main_state==pass)//當主機狀態(tài)為 pass 時，開鎖 begin