基于eda技術(shù)設(shè)計(jì)電子密碼鎖-資料下載頁(yè)
2024-11-17 21:57本頁(yè)面
【導(dǎo)讀】題目基于EDA技術(shù)設(shè)計(jì)電子密碼鎖。專業(yè)電子信息工程
【正文】 koff=39。039。 elsif(counter211110) then counter2=counter2+1。 end if。 elsif(counter2=11110) then koff=39。139。 end if。 end if。 end process P4。 koff=39。039。 when counter2=01110 else 39。139。 上面程序是按鍵存儲(chǔ)電路部分的 VHDL 編碼，用于 將整個(gè)鍵盤掃描完畢后的結(jié)果記錄下來(lái) ； P5: process(koff,clr) begin if(clr=39。039。) then dc0=0000。 第 17 頁(yè) (共 23 頁(yè) ) dc1=0000。 dc2=0000。 dc3=0000。 locks=39。039。 unlocks=39。039。 elsif(koff39。event and koff=39。139。) then if(dcc1=10000 and status=39。039。) then lock0=dc0。 lock1=dc1。 lock2=dc2。 lock3=dc3。 locks=39。139。 unlocks=39。039。 elsif(dcc1=10001 and status=39。139。) then if(dc0=lock0 and dc1=lock1 and dc2=lock2 and dc3=lock3) then locks=39。039。 unlocks=39。139。 end if。 else dc0=dcc1(3 downto 0)。 dc1=dc0。 dc2=dc1。 dc3=dc2。 end if。 end if。 end process P5。 上面程序是鍵盤譯碼電路部分的 VHDL 代碼，用于判斷是否有鍵按下以及那個(gè)鍵按下； U1: decode port map(ssin=dc0, ssout=d0)。 U2: decode port map(ssin=dc1, ssout=d1)。 U3: decode port map(ssin=dc2, ssout=d2)。 U4: decode port map(ssin=dc3, ssout=d3)。 segout=d0 when counter=000 else d1 when counter=001 else d2 when counter=010 else d3 when counter=011 else 0000000。 end doit。 第 18 頁(yè) (共 23 頁(yè) ) 此部分程序是彈跳消除電路部分的 VHDL 代碼，作用是通過(guò)對(duì) 信號(hào)的分頻處理，從而將按鍵產(chǎn)生的不規(guī)則信號(hào)轉(zhuǎn)換為便于識(shí)別的按鍵信號(hào)，達(dá)到消除抖動(dòng)的目的； LIBRARY IEEE。 USE 。 USE 。 ENTITY decode IS PORT( ssin : in std_logic_vector(3 downto 0)。 ssout: out std_logic_vector(0 to 6) )。 end decode。 ARCHITECTURE a of decode IS begin ssout=1111110 when ssin=0000 else 0110000 when ssin=0001 else 1101101 when ssin=0010 else 1111001 when ssin=0011 else 0110011 when ssin=0100 else 1011011 when ssin=0101 else 1011111 when ssin=0110 else 1110000 when ssin=0111 else 1111111 when ssin=1000 else 1111011 when ssin=1001 else 1110111 when ssin=1010 else 0011111 when ssin=1011 else 1001110 when ssin=1100 else 0111101 when ssin=1101 else 1001111 when ssin=1110 else 1000111 when ssin=1111 else 0000000。 end a。 此部分是輸出七段顯示器電路所對(duì)應(yīng)的 VHDL 編碼部分用于將待顯示數(shù)據(jù)的 BCD 碼轉(zhuǎn)換成數(shù)碼器的七段顯示驅(qū)動(dòng)編碼； 第 19 頁(yè) (共 23 頁(yè) ) 六、 總體設(shè)計(jì)電路圖 總體電路圖 圖 61 總體電路圖 第 20 頁(yè) (共 23 頁(yè) ) 波形仿真 圖 62 波形仿真 當(dāng) change 為高電平， rt為低電平時(shí)，輸入“ 952”驗(yàn)證，當(dāng)再次輸入“ 952”時(shí)鎖打開，設(shè)計(jì)正確。 設(shè)計(jì)使用 FPGA芯片管腳圖 第 21 頁(yè) (共 23 頁(yè) ) 圖 63 FPGA 芯片管腳設(shè)計(jì)圖（ FLEX10K 系列 EPF10K10LC844） 本設(shè)計(jì)選用系統(tǒng)作為硬件驗(yàn)證系統(tǒng)，同時(shí)選用 EPF10K10LC844作為主控芯片。該芯片是一種基于查找表結(jié)構(gòu)的現(xiàn)場(chǎng)可編程邏輯器件，它的基本邏輯單元是可編程的查找表，能夠?qū)崿F(xiàn)組合邏輯運(yùn)算，并可用可編程寄存器實(shí)現(xiàn)時(shí)序邏輯運(yùn)算。設(shè)計(jì)時(shí)只需要對(duì)電子密碼鎖整體設(shè)計(jì)中的輸入輸出引腳作引 腳鎖定，然后重新編譯 和下載，即可進(jìn)行電子密碼鎖的硬件驗(yàn)證。 第 22 頁(yè) (共 23 頁(yè) ) 七 、 總結(jié) 使用 VHDL 語(yǔ)言設(shè)計(jì)電路 ,思路簡(jiǎn)單 ,功能明了使用 Quartus II 軟件設(shè)計(jì)電路不僅可以進(jìn)行邏輯仿真 ,還可以進(jìn)行時(shí)序仿真 。使用 可編程邏輯 器件不僅省去了電路制作的麻煩 ,還可以反復(fù)多次進(jìn)行硬件實(shí)驗(yàn) ,非常方便的修改設(shè)計(jì) ,且設(shè)計(jì)的電路保密性很強(qiáng)?？傊?,采用 EDA 技術(shù)使得復(fù)雜的電子系統(tǒng) 設(shè)計(jì)變得簡(jiǎn)單容易 ,可大大提高了設(shè)計(jì)效率 。 本文以現(xiàn)場(chǎng)可編程邏輯器件 (FPGA)為設(shè)計(jì)載體，以硬件描述語(yǔ)言(VHDL)為主要表達(dá)方式，以 QuartusⅡ 開發(fā)軟件和開發(fā)系統(tǒng)為 設(shè)計(jì)工具設(shè)計(jì)了一種具有密碼輸入、數(shù)碼清除、密碼解除、密碼設(shè)置和密碼激活等功能的電子密碼鎖。同時(shí)闡述電子密碼鎖的工作原理和軟硬件實(shí)現(xiàn)方法。由于本設(shè)計(jì)中的 FPGA 芯片體積小，功耗低，價(jià)格便宜，安全可靠，稍加修改就可以改變密碼的位數(shù)，而且維護(hù)和升級(jí)比較方便，很容易做成 ASIC 芯片，因而具有較好的應(yīng)用前景。 參考文獻(xiàn) [1]潘松 、 黃繼業(yè)，《 EDA 技術(shù)實(shí)用教程》 ， 科學(xué)出版社 ， 2020 [2]江國(guó)強(qiáng)編，《 EDA 技術(shù)與應(yīng)用》 ， 北京，電子工業(yè)出版社 ， 2020 [3]童詩(shī)白、華成英編，《模擬電子技術(shù)》 ， 高等教育出版社 ， 2020 [4]閻石主編，《數(shù)字電子技術(shù)基礎(chǔ)第四版》 ， 高等教育出版社 ， 2020 [5]吳正毅，《測(cè)試技術(shù)與測(cè)試信號(hào)處理》 ， 清華大學(xué)出版社 ， 1991 [6]宗孔德 、 胡廣書，《數(shù)字信號(hào)處理》 ， 清華大學(xué)出版社 ， 1988
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