【正文】 由于本設(shè)計中的 FPGA 芯片體積小，功耗低，價格便宜，安全可靠，稍加修改就可以改變密碼的位數(shù)，而且維護和升級比較方便，很容易做成 ASIC 芯片，因而具有較好的應(yīng)用前景。 本文以現(xiàn)場可編程邏輯器件 (FPGA)為設(shè)計載體，以硬件描述語言(VHDL)為主要表達(dá)方式，以 QuartusⅡ 開發(fā)軟件和開發(fā)系統(tǒng)為 設(shè)計工具設(shè)計了一種具有密碼輸入、數(shù)碼清除、密碼解除、密碼設(shè)置和密碼激活等功能的電子密碼鎖。使用 可編程邏輯 器件不僅省去了電路制作的麻煩 ,還可以反復(fù)多次進(jìn)行硬件實驗 ,非常方便的修改設(shè)計 ,且設(shè)計的電路保密性很強。設(shè)計時只需要對電子密碼鎖整體設(shè)計中的輸入輸出引腳作引 腳鎖定，然后重新編譯 和下載，即可進(jìn)行電子密碼鎖的硬件驗證。 設(shè)計使用 FPGA芯片管腳圖 第 21 頁 (共 23 頁 ) 圖 63 FPGA 芯片管腳設(shè)計圖（ FLEX10K 系列 EPF10K10LC844） 本設(shè)計選用系統(tǒng)作為硬件驗證系統(tǒng)，同時選用 EPF10K10LC844作為主控芯片。 end a。 end decode。 ENTITY decode IS PORT( ssin : in std_logic_vector(3 downto 0)。 USE 。 end doit。 U4: decode port map(ssin=dc3, ssout=d3)。 U2: decode port map(ssin=dc1, ssout=d1)。 end process P5。 end if。 dc2=dc1。 else dc0=dcc1(3 downto 0)。139。039。139。039。139。 lock3=dc3。 lock1=dc1。039。139。 elsif(koff39。 unlocks=39。 locks=39。 dc2=0000。) then dc0=0000。 上面程序是按鍵存儲電路部分的 VHDL 編碼，用于 將整個鍵盤掃描完畢后的結(jié)果記錄下來 ； P5: process(koff,clr) begin if(clr=39。 when counter2=01110 else 39。 koff=39。 end if。139。 end if。039。) then counter2=00000。) then if(test=39。event and clk=39。139。) then counter2=00000。 上面程序是鍵盤掃描電路部分的程序，用來 提供鍵盤掃描信號； P4: process(test,clk,clr) begin if(clr=39。 end process P3。 end if。039。 elsif(dcc=1011110) then dcc1=10001。 elsif(dcc=1011011) then dcc1=01111。 elsif(dcc=0111011) then dcc1=01101。 elsif(dcc=1111101) then dcc1=01011。 elsif(dcc=1011101) then dcc1=01001。 elsif(dcc=0011101) then dcc1=00111。 elsif(dcc=1111110) then dcc1=00101。 elsif(dcc=0111110) then dcc1=00011。 elsif(dcc=0011110) then dcc1=00001。039。 P3: process(clk,test) begin if(clk39。 dcc=counter amp。 end process P2。 end if。) then counter=counter。) or (koff=39。) then if(test=39。event and clk1=39。) then counter=000。 P2: process(clr,clk1,test) begin if(clr=39。 when counter1=01 else 39。 上面程序定義了鍵盤掃描時序電路； clk1=39。 end if。139。 elsif(clk39。039。 上面程序定義了矩陣鍵盤接口輸入電路以及輸出七段數(shù)碼管的各個端口； begin 第 14 頁 (共 23 頁 ) test=key(3) and key(2) and key(1) and key(0)。 ssout: out std_logic_vector(0 to 6) )。 signal clk1,test,koff: std_logic。 signal dcc : std_logic_vector(6 downto 0)。 signal dc0,dc1,dc2,dc3,lock0,lock1,lock2,lock3 : std_logic_vector(3 downto 0)。 signal counter : std_logic_vector(2 downto 0)。 END keys_lock 。 segout : OUT STD_LOGIC_VECTOR (0 TO 6)。 selout : OUT STD_LOGIC_VECTOR (2 downto 0) 。 此電子密碼鎖系統(tǒng)的主程序需要的標(biāo)準(zhǔn)程序包為 STD_LOGIC_1164 和STD_LOGIC_UNSIGNED。 USE 。 第 13 頁 (共 23 頁 ) 電路的 VHDL描述 接線說明： 10K10 的 CLK0（ 1）接 ， CLR（ 83）接 K1， KIN0KIN3接 1619， ag 接 7366， SEL2SEL0 接 6461； status(5)接 D0,LOCKS(4)接 LED7,UNLOCKS(8)接 LED5. 實驗結(jié)果： STATUS=0時 ,輸入 4位數(shù) ,按 MEM鍵鎖定 ,紅燈亮 。 鑒于 VHDL 具有以上諸多優(yōu)點，只要開發(fā)者具備一定的高級語言程序設(shè)計基礎(chǔ)，擁有 Pascal、 C等計算機高級語言的基礎(chǔ)，同時又了解一些基本數(shù)字電路的設(shè)計方法，在此基礎(chǔ)上來學(xué)習(xí) VHDL 程序設(shè)計應(yīng)該是比較容易的，可以輕松地掌握 VHDL 使硬件工作 軟件化。 第二， VHDL 采用類似高級語言的語句格式完成對硬件行為的描述，具備更強的模塊化能力，并擁有良好的可讀性以及程序的移植性。 第一，它是可以用來描述邏輯設(shè)計的結(jié)構(gòu)，比如邏輯設(shè)計中有多少個子邏輯，而這些子邏輯又是如何連接的。它通過對硬件行為的直接描述來實現(xiàn)對硬件的物理實現(xiàn)，代表了當(dāng)今硬件設(shè)計的發(fā)展方向。 VHDL 的語言特點主要有： （ 1）更加類似軟件上的高級語言，具備更強的模塊化能力并擁有良好的可讀性以及程序的移植性； （ 2）淡化狀態(tài)機，與或表達(dá)式等早一代硬件描述語言中的元素，用更類似于高級語言的表達(dá)式取代； （ 3）擁有高效率的生成代碼，能夠節(jié)省大量的資源?，F(xiàn)在 EDA 設(shè)計代替了傳統(tǒng)的手工設(shè)計，都是以 FPGA、 CPLD、EPLD 等可編程器件作為系統(tǒng)中硬件的載體，大部分是以 VHDL 作為設(shè)計語言，并針對所使用的 芯片 來選擇不同公司的軟件在