基于eda搶答器的設(shè)計(jì)(參考版)
2024-11-21 21:57本頁面
【正文】 結(jié)果怎樣已然不再重要，在這幾日里，我們經(jīng)歷了階段性成功的狂喜、測試失敗后的絕望、陷入困境時的不知所措，重新投入的振作。 經(jīng)歷數(shù) 日的課設(shè) 眼看塵埃落定，感覺忍不住要長出一口氣。在設(shè)計(jì)的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學(xué)過的知識理解得不夠深刻，掌握得不夠牢固。特別是當(dāng)每一個子模塊編寫調(diào)試成功時，心里特別的 高興 。本實(shí)驗(yàn)通過EDA 軟件 muxlus2 的實(shí)現(xiàn)，讓我對 VHDL 語言有了大概的了解，所以說，坐而言不如立而行，對于這些電路還是應(yīng)該自己動手實(shí)際操作才會有深刻理解。而 且，在仿真中無法成功的電路接法，在實(shí)際中因?yàn)樾酒旧淼奶匦远軌虺晒Α? 六、 實(shí)驗(yàn)設(shè)備 計(jì)算機(jī)， EL 教學(xué)實(shí)驗(yàn)箱 17 七、心得體會 通過這次對搶答器的設(shè)計(jì)與實(shí)踐，讓我了解了設(shè)計(jì)的程序，也讓我了解了關(guān)于搶答器的基本原理與設(shè)計(jì)理念，要設(shè)計(jì)一個電路總要先用仿真仿真成功之后才實(shí)際接線的。 仿真圖 （八 ）主電路連線圖 16 （九 ）將程序下載到芯片 FLEX— EPF10LC844上，引腳圖如下 四 、 器件編程與下載 將編譯好的模塊程序下載到 CPLD 中（注： device 選取要與硬件對應(yīng)，否則會導(dǎo)致實(shí)驗(yàn)失?。?，連線做硬件實(shí)驗(yàn)。 u5:alarm port map(clk2,i=s,q_out)。 u3:sjxzportmap(clk2=clk2,rst=rst,a=states_out,b=ta_out,c=tb_out,s=m,y_out。 u1:qdjb port map(clk2,rst,s0,s1,s2,s3,tmp=k,states=states_out)。f=ledout(1)。d=ledout(3)。b=ledout(5)。 15 signal w:std_logic。 signal states_out,ta_out,tb_out,y_out:std_logic_vector(3 downto 0)。 q:out std_logic)。 end ponent。 ponent ymq is port(ain4: in std_logic_vector (3 downto 0)。 y:out std_logic_vector(3 downto 0))。 s:out std_logic_vector(1 downto 0)。 end ponent。 ring,warn:out std_logic。 end ponent。 tmp:out std_logic。 architecture bhv of qiangdaqi is ponent qdjb is port(clk2,rst:in std_logic。 a,b,c,d,e,f,g:out std_logic)。 n,k,q_out:out std_logic。 use 。 use 。 END rtl。 END IF 。039。139。139。 PROCESS(clk2) BEGIN IF (clk239。 13 END IF 。 ELSE Count = count +1。139。 BEGIN PROCESS(clk2) BEGIN IF (clk239。 END clkdiv。 ENTITY clkdiv IS PORT(clk2 : IN STD_LOGIC。 USE 。 仿真圖 （六）分頻模塊 VHDL 源程序 LIBRARY IEEE。 END PROCESS。 9 12 WHEN OTHERS=DOUT7=0000000。 7 WHEN 1000=DOUT7=1111111。 5 WHEN 0110=DOUT7=1011111。 3 WHEN 0100=DOUT7=0110011。 1 WHEN 0010=DOUT7=1101101。 ARCHITECTURE ART OF YMQ IS BEGIN PROCESS(AIN4) BEGIN CASE AIN4 IS WHEN 0000=DOUT7=1111110。 DOUT7: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 USE 。 11 仿真圖 （五）譯碼模塊 VHDL 源程序 LIBRARY IEEE
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