多路搶答器設計_eda課程設計(參考版)
2024-09-04 16:55本頁面
【正文】 七 、參考文獻 [1]、江國強：《 EDA 技術習題與實驗》 ， 電子工業(yè)出版社 [2]、 曹昕燕，周風臣，聶春燕：《 EDA 技術試驗與課程設計》，清華大學出版社 [3]、黃仁欣：《 EDA 技術實用教程》，清華大學出版社 22 指導教師評語及設計成績 評 語 課程設計成績： 指導教師： 日期： 年 月 日 。 五 、 實驗設備 計算機， EL教學實驗箱 21 六 、心得體會 通過這次對搶答器的設計和實踐，學到了很多的東西，不僅鞏固了以前所學的知識，而且學到了書本上沒有的東西，在調(diào)試中每修改一個小的錯誤，自己心中 的成就感就徒增，特別是把一個程序模塊轉化成原理圖時，自己從課本看到是一段話“首先打開要轉換的 VHDL 文件，選擇 FileCreat/UpdateCreat symbel/Files for current File 命令，即可將當前文件變成一個元件符號 SINGT,然后再于另一工程中調(diào)用此元件，但必須注意，此工程和已生成的都在同一文件夾中 ” ——— 課本 P130 頁，這一段話一開始讓我不知其解，后到百度搜索，發(fā)現(xiàn)也是 這幾句話，后看到軟件中的 File中 ” BlockDiagram/Schematic File” ,又去查英語字典，原來要先建立空白的原理圖再到工程中添加已生成的模塊圖，覺的書本寫的很簡潔，但 實際操作起來卻是另外一種感覺，真是“紙上得到終覺淺， 絕 知此事要躬行” 這句話的含義。 19 （八 ）主電路連線圖 （九 ）將程序下載到芯片 FLEX— EPF10LC844 上，引腳圖如下 20 三 、 器件編程與下載 將編譯好的模塊程序下載到 CPLD 中（注： device 選取要與硬件對應，否則會導致實驗失?。?，連線做硬件實驗。 end bhv。 u4:ymq port map(ain4=y_out,DOUT7=ledout)。 u2:js port map(clk,rst,s,stop,warn=n,ta=ta_out,tb=tb_out)。g=ledout(0)。e=ledout(2)。c=ledout(4)。 begin a=ledout(6)。 signal ledout:std_logic_vector(6 downto 0)。 end ponent。 ponent alarm is port(clk,i:in std_logic。 dout7: out std_logic_vector (6 downto 0))。 end ponent。 a,b,c:in std_logic_vector(3 downto 0)。 ponent sjxz is port(clk2,rst:in std_logic。 ta,tb:buffer std_logic_vector(3 downto 0))。 ponent js is port(clk,rst,s,stop:in std_logic。 states:out std_logic_vector(3 downto 0))。 s0,s1,s2,s3:in std_logic。 end qiangdaqi。 m:out std_logic_vector(1 downto 0)。 entity qiangdaqi is port(clk,clk2,s,s0,s1,s2,s3,stop,rst:in std_logic。 use 。 （七）頂層文件 VHDL 源程序 library ieee。 16 END rtl。 END IF 。039。139。139。 PROCESS(clk2) BEGIN IF (clk239。 END IF 。 ELSE Count = count +1。139。 BEGIN PROCESS(clk2) BEGIN IF (clk239。 END clkdiv。 ENTITY clkdiv IS PORT(clk2 : IN STD_LOGIC。 15 USE 。 （六）分頻模塊 VHDL 源程序 LIBRARY IEEE。 END ARCHITECTURE ART。 END CASE。 8 WHEN 1001=DOUT7=1111011。 6 WHEN 0111=DOUT7=1110000。 4 WHEN 0101=DOUT7=1011011。 2 WHEN 0011=DOUT7=1111001。 0 WHEN 0001=DOUT7=01100
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