課程設計---多路搶答器設計(參考版)
2025-01-16 18:28本頁面
【正文】 剛開始做的時候，發(fā)現(xiàn)8路搶答器和4路搶答器原理是一樣的，但是前者卻比后者復雜得多，很多細枝末節(jié)的地方都得考慮很多地方，這不但要求我要反復地思考全局的脈絡，提高了自己獨立思考的能力，最重要的是，這其中融入了我自己的思想，提高了自己創(chuàng)造性。六、個人體會與收獲雖然上學期也有過課程設計任務，但是由于是小組任務，所以相對而言，個人任務比較少、比較輕松。解決方法：EI使能端決定著優(yōu)先編碼器是否能接受8位選手的搶答信號，但是并不能決定數(shù)碼管上是否能顯示選手的序號，也就是說：雖然7號選手的信號在其他選手之后仍舊被編碼器接受編碼了，但是這并不意味著鎖存器可以鎖存這個信號，此時要看鎖存器的CLK是否為上升沿，如果在其他選手搶答完成后，即使7號選手端有輸入，我們也能一直保持CLK端為低電平，那么也可以清除7號選手對其他選手的干擾。(3)、EI是編碼器的使能端，當～EI端為“0”時，八位選手才能搶答，否則，禁止搶答。當7號選手及其他選手均沒有搶答時（此時7號的輸入端D0為“0”），編碼器的三位輸出都為高電平“1”，此時要使CLK為低電平“0”；當7號選手搶答時（此時7號選手的輸入端D0為“1”），編碼器的三位輸出仍舊為高電平“1”，但是此時需要時鐘信號CLK為“1”即有上升沿。但是這時遇到了一個問題，當選手沒有搶答即編碼器的8位輸入都為高電平“1”和7號選手搶答即編碼器的D0輸入低電平“0”時，編碼器的三位輸出都為高電平“1”，這就使得即使7號搶答，CLK也不會有上升沿，導致鎖存器不會“接受”7號選手的脈沖信息，數(shù)碼管上也就不會顯示“7”這個數(shù)字。(2)、鎖存器的時鐘信號CLK一旦有一個上升沿，就鎖存輸入過來的信號，因此清零結束后，CLK的電平必須是低電平“0”。當在清零狀態(tài)下時，編碼器的三位輸出為高電平“1”，8號輸入端D7為高電平“1”，這時鎖存器的4D輸入端需要為“0”；當8號選手搶答即D7為低電平“0”，編碼器的三位輸出為高電平“1”，這時鎖存器的4D輸入端需要為高電平“1”。問題：由于優(yōu)先編碼器74LS148N只有三個輸出端，所以連接在鎖存器74LS273N上的數(shù)碼管只能顯示“0——7”，雖然可以將選手分別定義為“0號——7號”，但是由于清零功能的存在，就使得0號選手的序號顯示與清零功能的實現(xiàn)相悖，只能將選手定義為“1號——8號”。（芯片真值表）(5)、整個電路圖總的零件清單：原件編號型號數(shù)量UU774LS160N2U174LS148N1U274LS273N1U1374LS138N1U1U2UU2U2U24AND5U1U5NAND2U29OR1UU23NOR2U1U1U1U1U1U1UU21NOT8———PB_DPST
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