【正文】 查英語字典，原來要先建立空白的原理圖再到工程中添加已生成的模塊圖，覺的書本寫的很簡潔，但 實際操作起來卻是另外一種感覺，真是“紙上得到終覺淺， 絕 知此事要躬行” 這句話的含義。 end bhv。 u2:js port map(clk,rst,s,stop,warn=n,ta=ta_out,tb=tb_out)。e=ledout(2)。 begin a=ledout(6)。 end ponent。 dout7: out std_logic_vector (6 downto 0))。 a,b,c:in std_logic_vector(3 downto 0)。 ta,tb:buffer std_logic_vector(3 downto 0))。 states:out std_logic_vector(3 downto 0))。 end qiangdaqi。 entity qiangdaqi is port(clk,clk2,s,s0,s1,s2,s3,stop,rst:in std_logic。 （七）頂層文件 VHDL 源程序 library ieee。 END IF 。139。 PROCESS(clk2) BEGIN IF (clk239。 ELSE Count = count +1。 BEGIN PROCESS(clk2) BEGIN IF (clk239。 ENTITY clkdiv IS PORT(clk2 : IN STD_LOGIC。 （六）分頻模塊 VHDL 源程序 LIBRARY IEEE。 END CASE。 6 WHEN 0111=DOUT7=1110000。 2 WHEN 0011=DOUT7=1111001。 END YMQ。 USE 。 END PROCESS。 ELSE WARN =39。 ELSIF(I=39。 THEN IF I=39。 BEGIN Q= WARN。 Q:OUT STD_LOGIC)。 （四）報警模塊 VHDL 源程序 LIBRARY IEEE。 end case。 case count is when 00=y=a。)then if(count=10)then count=00。)then count=00。 architecture body_chooser of sjxz is signal count: std_logic_vector (1 downto 0)。 clk2,rst: in std_logic。 use 。 end one。 end if。 then if s=39。 then tb=0010。 p2:process(co,rst,s,stop,tb) begin if rst=39。 end if。 then if ta=0000 then ta=1001。 then co=39。 then ta=0000。 begin p1:process(clk,rst,s,stop,ta) begin 8 if rst=39。 warn:out std_logic。 （二）計時模塊 VHDL 源程序 library ieee。 end process p2。 elsif (st=0010) then states=0010。 end if 。 ) then st(3)=39。 or st(1)=39。 or st(3)=39。139。139。139。 end if 。 or st(3)=39。)and not( st(0)=39。 if (s1=39。139。139。139。 elsif clk239。039。 tmp:out std_logic)。 use 。 圖 2 電子搶答器的結 構原理 2． 1 電子搶答器的整體結構 電子搶答器的整體結構如圖 1所示。 3 搶答器的設計分析 按照要求，我們可以將整個系統(tǒng)分為四個主要模塊：搶答鑒別模塊；搶答計時模塊；搶答計分模塊；譯碼顯示模塊。 報警模塊： 在這個模塊中主要實現(xiàn)搶答過程中的報警功能，當主持人按下 控制鍵，有限時間內 人搶答或是計數(shù)到時蜂鳴器開始報警，有效電平輸入信號 i；狀態(tài)輸出信號 q；計數(shù)脈沖 clk2。其中有四個搶答信號 s0、 s ss3；搶答使能信號 s；搶答狀態(tài)顯示信號 states； 搶答與 警報時鐘信號 clk2；系統(tǒng)復位信號 rst；警報信號 tmp。 搶答器鑒別模塊： 在這個模塊中主要實現(xiàn)搶答過程中的搶答功能，并能對超前搶答進行警告，還能記錄無論是正常搶答還是朝前